JP3751740B2 - 半導体メモリ装置の隔離ゲート制御方法及び回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に共有ビットラインセンスアンプ構造を有する半導体メモリ装置におけるセルフリフレッシュ動作での隔離ゲート制御方法及び回路に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリのような揮発性半導体メモリ装置は、電荷量の形態で保存されているデータを消失させないために、一定周期ごとに発生するリフレッシュ動作を必要とする。
【０００３】
セルフリフレッシュモードでは、半導体メモリ装置は、内部オシレータで生成されるクロックの各周期ごとに多数本のワードラインの中の１本のワードラインを選択して、その選択したワードラインに接続されているメモリセルをリフレッシュするリフレッシュ動作を実行する。半導体メモリ装置のメモリセルアレイには、１又は２以上のバンクが含まれる。各バンクは複数のメモリブロックよりなり、１つのメモリブロックには多数本のワードラインが含まれる。メモリセルは、多数のワードラインと多数のカラムラインとの交差点にマトリックスに配列されており、１本のカラムラインは、ビットライン及び相補ビットラインよりなる。
【０００４】
図1は、従来の半導体メモリ装置の隔離ゲート制御回路及び関連回路を示す図である。図1を参照すると、半導体メモリセルアレイには4個のメモリブロック150、151、152、153が含まれる。メモリブロックには各々512個のワードライン(WL0乃至WL511)が含まれる。ビットラインセンスアンプ130、131、132、133、134は、各々隣接するメモリブロックによって共有されている。
【０００５】
隔離ゲート部140L、140R、141L、141R、142L、142R、143L、143Rは、各々対応するビットラインセンスアンプと対応するメモリブロックの間に接続され、対応する隔離ゲート制御信号PISO0L、PISO0R、PISO1L、PISO1R、PISO2L、PISO2R、PISO3L、PISO3Rに応答してスイッチング動作をする。
【０００６】
ブロック選択信号駆動部120、121、122、123は、各々対応するブロック選択信号BLK0、BLK1、BLK2、BLK3をバッファリングして出力BLS0、BLS1、BLS2、BLS3を発生する。ブロック選択信号BLK0、BLK1、BLK2、BLK3は、ローアドレスのうちブロック情報をデコーディングしたものであり、アクセスするメモリブロックを示すブロック選択信号だけがアクティブになる。リフレッシュスキームに応じて１回に複数のメモリブロックに対するリフレッシュ動作を同時に実行することができ、このような場合には複数のブロック選択信号が同時にアクティブにされる。例えば、4個のメモリブロックが含まれる半導体メモリ装置では、ブロック情報は、ローアドレスのうちの２ビットであり、これをデコーディングして4個のブロック選択信号BLK0、BLK1、BLK2、BLK3が発生される。
【０００７】
ブロック選択信号駆動部120、121、122、123の出力BLS0、BLS1、BLS2、BLS3は、同一メモリブロックに対応する隔離ゲート部及びそれに隣接する隔離ゲート部に印加される。例えば、ブロック選択信号駆動部120の出力BLSOは、隔離ゲート制御信号発生部110L、110R及び隔離ゲート制御信号発生部111Lに印加され、ブロック選択信号駆動部121の出力BLS1は、隔離ゲート制御信号発生部111L、111R及び隔離ゲート制御信号発生部110R、112Lに印加され、他の出力に関しても同様の方式に従って印加される。
【０００８】
図1に示すメモリセルアレイ構造において、メモリブロック150に属するメモリセルをアクセスする場合には、ビットラインセンスアンプ部130、131をアクティブ状態にし、隔離ゲート部140L、140Rをターンオンさせ、隔離ゲート部141Lをターンオフさせる必要がある。メモリブロック151に属するメモリセルをアクセスする場合には、ビットラインセンスアンプ部131、132をアクティブ状態にし、隔離ゲート部141L、141Rをターンオンさせ、隔離ゲート部140R、142Lをターンオフさせる必要がある。
【０００９】
即ち、ビットラインセンスアンプ部130乃至134は、隣接するメモリブロックによって共有されているため、アクセスするメモリブロックとビットラインセンスアンプ部との間に接続されている隔離ゲート部をターンオンさせ、アクセスしないメモリブロックとビットラインセンスアンプ部との間に接続されている隔離ゲート部をターンオフさせる必要がある。
【００１０】
従って、隔離ゲート制御信号発生部110L、110R、111L、111R、112L、112R、113L、113Rによって各々発生される隔離ゲート制御信号PISO0L、PISO0R、PISO1L、PISO1R、PISO2L、PISO2R、PISO3L、PISO3Rは、各々対応するブロック選択信号が”ハイ”レベル（アクティブ）の場合には昇圧レベル（アクティブ）にされ、隣接するブロック選択信号が”ハイ”レベル（アクティブ）の場合には接地レベル（インンアクティブ）にされる。
【００１１】
図２を参照しながら、セルフリフレッシュモードにおける具体的な動作を説明する。半導体メモリ装置の外部からセルフリフレッシュ命令が入力されると、セルフリフレッシュ進入信号PSELFが”ハイ”レベル（アクティブ）になる。セルフリフレッシュ進入信号PSELFが”ハイ”レベル（アクティブ）になった後、リフレッシュローアクティブ信号PRFHの立下がりエッジでトリガーされてセルフリフレッシュモード信号PSRASが”ハイ”レベル（アクティブ）になる。
【００１２】
リフレッシュローアクティブ信号PRFHは、リフレッシュモード(セルフリフレッシュモードまたは自動リフレッシュモード等)では、オシレータの出力POSCに従って発生し、リフレッシュモードでない場合にはクロックCLKに従って発生する。
【００１３】
リフレッシュモードでは、リフレッシュローアクティブ信号PRFHによりトリガーされてブロック選択信号BLK0、BLK1、BLK2、BLK3が”ハイ”レベル（アクティブ）になる。このブロック選択信号BLK0、BLK1、BLK2、BLK3は、図1に示すブロック選択信号駆動部120、121、122、123によってバッファリングされてブロック駆動信号BLS0、BLS1、BLS2、BLS3として出力される。ブロック駆動信号は、ターンオン情報として、該当する隔離ゲート制御信号発生部に印加され、ターンオフ情報として、同じビットラインセンスアンプに接続された他の隔離ゲート部に対応する隔離ゲート制御信号発生部に印加される。
【００１４】
ブロック駆動信号BLS0、BLS1、BLS2、BLS3に従って隔離ゲート制御信号PISO0L、PISO0R、PISO1L、PISO1R、PISO2L、PISO2R、PISO3L、PISO3Rが発生する。隔離ゲート制御信号PISO0L、PISO0R、PISO1L、PISO1R、PISO2L、PISO2R、PISO3L、PISO3Rは3つのレベルを有し、対応するメモリブロック及び隣接メモリブロックが全てアクセスされない場合には電源レベルVCCになり、対応するメモリブロックがアクセスされる場合には昇圧レベルVPP（アクティブ）になり、隣接するメモリブロックがアクセスされる場合には接地レベルVSS（インアクティブ）になる。
【００１５】
ここで、ブロック駆動信号は、単にブロック選択信号がバッファリングされて出力される信号であるため、実質的には、リフレッシュローアクティブ信号と同一の波形を有する。即ち、ブロック駆動信号は周期的にアクティブになるパルス波形を有する。従って、ブロック駆動信号に基づいて発生される隔離ゲート制御信号もまたリフレッシュローアクティブ信号がアクティブされる都度、レベルが変化する。
【００１６】
通常モードでは、半導体メモリ装置の外部から印加されるローアドレス信号によって、多数のワードラインのいずれか１本が選択されてアクセスされるので、ローアクティブ信号に連動して隔離ゲート制御信号のレベルを変化させる必要がある。しかし、セルフリフレッシュモードでは、多数のワードラインが順次にアクセスされるので、リフレッシュローアクティブ信号PRFHがアクティブになる都度、隔離ゲート制御信号のレベルを変化させる必要はない。
【００１７】
より詳細には、セルフリフレッシュモードでは、例えばメモリブロック151のワードラインWL0がアクセスされ、次いでメモリブロック151のワードラインWL1がアクセスされ、次いでメモリブロック151のワードラインWL2がアクセスされる。従って、メモリブロック151のワードラインWL0に対するアクセスからメモリブロック151のワードラインWL511に対するアクセスが実行されるまで、隔離ゲート制御信号PISO1L、PISO1Rを変化させる必要がない。
【００１８】
しかし、図1に示す従来の隔離ゲート制御回路は、前述のようなリフレッシュ動作の特性を考慮していないため、図2に示すように不要に隔離ゲート制御信号のレベルを変化させている。したがって、電力消費が大きいという問題点がある。
【００１９】
【発明が解決しようとする課題】
本発明の１つの目的は、電力消費を小さくし得る半導体メモリ装置の隔離ゲート制御方法を提供することにある。
【００２０】
本発明の他の目的は、電力消費を小さくし得る半導体メモリ装置の隔離ゲート制御回路を提供することである。
【００２１】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る半導体メモリ装置の隔離ゲート制御方法は、リフレッシュローアクティブ信号を発生する段階と、複数のブロック選択信号を発生する段階と、ラッチ隔離制御信号を発生する段階と、隔離ゲート部制御段階とを含む。リフレッシュローアクティブ信号は、一定周期でアクティブになる。複数のブロック選択信号は、前記リフレッシュローアクティブ信号がアクティブの時に選択的にアクティブになる。前記ラッチ隔離制御信号は、各々対応するブロック選択信号によってセットされた後、リフレッシュされるメモリブロックに関連するブロック選択信号によってリセットされる。隔離ゲート部制御段階では、前記ラッチ隔離制御信号がアクティブの時に、対応する前記隔離ゲート部をターンオンさせ、同一のビットラインセンスアンプに接続されている他の隔離ゲート部をターンオフさせる。
【００２２】
前記他の目的を達成するため、本発明に係る隔離ゲート制御回路は、複数のラッチ部と複数のブロック選択信号駆動部及び複数の隔離ゲート制御信号発生部を具備する。
【００２３】
前記複数のラッチ部は各々、前記メモリブロックに対応して形成されており、セルフリフレッシュモードで対応されるブロック選択信号によりセットされ、次にリフレッシュされるメモリブロックに対するブロック選択信号によりリセットされるラッチ隔離制御信号を発生する。
【００２４】
前記複数のブロック選択信号駆動部は、各々、前記メモリブロックに対応して形成されており、対応するブロック選択信号をバッファリングして第1ブロック駆動信号を発生し、セルフリフレッシュモードで対応する前記ブロック選択信号がアクティブである場合又は対応する前記ラッチ隔離制御信号がアクティブの場合にアクティブになる第2ブロック駆動信号を発生する。
【００２５】
前記複数の隔離ゲート制御信号発生部は、各々、前記隔離ゲート部に対応されて形成されており、対応する前記第1ブロック駆動信号、対応する前記ラッチ隔離制御信号及び隣接メモリブロックに対応する前記第2ブロック駆動信号を入力し、前記第1ブロック駆動信号がアクティブである場合又は前記ラッチ隔離制御信号がアクティブの場合には昇圧レベルを対応する隔離ゲート部に印加し、前記第2ブロック駆動信号がアクティブの場合には接地レベルを対応する隔離ゲート部に印加する。
【００２６】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を詳細に説明する。
【００２７】
図3は、本発明の好適な実施の形態に係る半導体メモリ装置の隔離ゲート制御回路及び関連回路である。図3に示すように、この隔離ゲート制御回路は、複数の隔離ゲート制御信号発生部310L、310R、311L、311R、312L、312R、313L、313R、複数のブロック選択信号駆動部320、321、322、323及び複数のラッチ部330、331、332、333を具備する。
【００２８】
複数のラッチ部330、331、332、333は、各々メモリブロック150、151、152、153に対応して形成されており、対応するブロック選択信号BLKi（iは0乃至3)及びセルフリフレッシュモード信号PSRASを入力し、ラッチ隔離制御信号ISOLi（iは0乃至3)を発生する。
【００２９】
このラッチ隔離制御信号ISOLiは、セルフリフレッシュモード信号PSRASがアクティブの場合(即ち、セルフリフレッシュモードの場合)、対応するブロック選択信号BLKiによって”ハイ”レベルにセットされ、次にリフレッシュされるメモリブロックに対するブロック選択信号BLKiによって”ロー”レベルにリセットされる。
【００３０】
より具体的には、ラッチ隔離制御信号ISOL0は、ブロック選択信号BLK0が"ハイ"レベルの場合に"ハイ"レベルにセットされ、ブロック選択信号BLK1が"ハイ"レベルの場合に"ロー"レベルにリセットされ、それ以外の場合にはラッチ隔離制御信号ISOL0のレベルは変化しない。また、ラッチ隔離制御信号ISOL3は、ブロック選択信号BLK3が"ハイ"レベルの場合に"ハイ"レベルにセットされ、ブロック選択信号BLK0が"ハイ"レベルの場合に"ロー"レベルにリセットされ、それ以外の場合にはラッチ隔離制御信号ISOL3のレベルは変化しない。
【００３１】
一方、セルフリフレッシュモード信号PSRASが"ロー"レベルの場合(即ち、セルフリフレッシュモードでない場合)には、ラッチ隔離制御信号ISOLiは、対応するブロック選択信号BLKiが"ハイ"レベルであり、次のブロック選択信号BLK(i+1)が"ロー"レベルである場合に"ハイ"レベル（アクティブ）になる。
【００３２】
複数のブロック選択信号駆動部320、321、322、323は、各々メモリブロック150、151、152、153に対応して形成されており、セルフリフレッシュモード信号PSRAS、対応するブロック選択信号及び対応するラッチ隔離制御信号を入力とし、第1ブロック駆動信号BLSi及び第2ブロック駆動信号BLSAiを発生する。
【００３３】
第1ブロック駆動信号は、対応するブロック選択信号をバッファリングして生成され、第2ブロック駆動信号は、セルフリフレッシュモード(即ち、セルフリフレッシュモード信号PSRASが"ハイ"レベルの場合)であって、対応するブロック選択信号が"ハイ"レベルであるか、又は対応するラッチ隔離制御信号が"ハイ"レベルである場合に"ハイ"レベル（アクティブ）になる。ここで、第2ブロック駆動信号は、セルフリフレッシュモード信号PSRASが"ロー"レベルの場合(即ち、セルフリフレッシュモードでない場合)には、第1ブロック駆動信号BLSiと同一になる。
【００３４】
第1ブロック駆動信号BLSiは、ターンオン情報を示す信号として、対応するメモリブロックに関連する隔離ゲート制御信号発生部に印加され、第2ブロック駆動信号BLSAiは、ターンオフ情報を示す信号として、対応するメモリブロックに関連する隔離ゲート制御信号発生部に隣接した隔離ゲート制御信号発生部に印加される。例えば、第1ブロック駆動信号BLS1は、隔離ゲート制御信号発生部311L、311Rに印加され、第2ブロック駆動信号BLSA1は、隔離ゲート制御信号発生部310R、312Lに印加される。
【００３５】
即ち、ターンオフ情報として用いられる第2ブロック駆動信号BLSAiを発生するためにラッチ隔離制御信号ISOLiを使用することによって、セルフリフレッシュ動作におけるブロックリフレッシュサイクルにおいて、第2ブロック駆動信号BLSAiのレベルが一定に維持される。
【００３６】
複数の隔離ゲート制御信号発生部310L、310R、311L、311R、312L、312R、313L、313Rは、各々隔離ゲート部140L、140R、141L、141R、142L、142R、143L、143Rに対応して形成されており、対応する第1ブロック駆動信号BLSi、対応するラッチ隔離制御信号ISOLi及び隣接メモリブロックに対応する第2ブロック駆動信号BLSAiを入力として、隔離ゲート制御信号PISOiを発生する。
【００３７】
隔離ゲート制御発生部は、第1ブロック駆動信号BLSiがアクティブの場合又はラッチ隔離制御信号ISOLiがアクティブの場合には昇圧レベルVPPの隔離ゲート制御信号PISOiを発生し、第2ブロック駆動信号BLSAiがアクティブの場合には接地レベルVSSの隔離ゲート制御信号PISOiを発生し、それ以外の場合には電源レベルVCCの隔離ゲート制御信号PISOiを発生する。ここで、ターンオン情報として入力された第1ブロック駆動信号BLSiだけでなく、ラッチ隔離制御信号ISOLiがアクティブの場合にも隔離ゲート制御信号PISOiは昇圧レベルを有するので、該当メモリブロックに対するリフレッシュ動作が実行される間、隔離ゲート制御信号PISOiは継続して昇圧レベルVPPを維持する。
【００３８】
図4は、図3に示すラッチ部330、331、332、333の一構成例を示す図である。図4に示す構成例では、ラッチ部330、331、332、333は、各々NORゲート410、430及びANDゲート420を具備する。ANDゲート420はセルフリフレッシュモード信号PSRASとNORゲート410の出力の論理積を出力する。NORゲート430は、対応するブロック選択信号BLKiとANDゲート420の出力の論理和を反転して出力する。NORゲート410は、次のブロック選択信号BLK(i+1)とNORゲート430の出力の論理和を反転してラッチ隔離制御信号ISOLiを発生する。
【００３９】
従って、ラッチ隔離制御信号ISOLiは、セルフリフレッシュモード信号PSRASが"ハイ"レベル（アクティブ）になると、対応するブロック選択信号BLKiによって"ハイ"レベルにセットされ、次のブロック選択信号BLK(i+1)によって"ロー"レベルにリセットされる。一方、セルフリフレッシュモード信号PSRASが"ロー"レベル（インアクティブ）になると、ラッチ隔離制御信号ISOLiは、対応するブロック選択信号BLKiが"ハイ"レベルで、かつ、次のブロック選択信号BLK(i+1)が"ロー"レベルの場合に"ハイ"レベル（アクティブ）になる。したがって、対応するブロックに対してセルフリフレッシュが実行される間、ラッチ隔離制御信号ISOLiは継続して"ハイ"レベルを維持する。
【００４０】
このようにして生成されるラッチ隔離制御信号ISOLiは、図3に示すように、対応するブロック選択信号駆動部及び対応する隔離ゲート制御信号発生部に印加される。
【００４１】
図5は、図3に示すブロック選択信号駆動部320、321、323、324の構成例を示す図である。図5に示す構成例では、各々のブロック選択信号駆動部は、NANDゲート460、470及びインバータ441、442、443、450を具備する。NANDゲート460は、セルフリフレッシュモード信号PSRASと、対応するラッチ隔離制御信号ISOLiとの論理積を反転して出力する。インバータ441、442、443は、対応するブロック選択信号BLKiをバッファリングし反転する。NANDゲート470は、NANDゲート460の出力とインバータ443の出力との論理積を反転して第2ブロック駆動信号BLSAi(iは０乃至３）を発生する。インバータ450は、インバータ443の出力を反転して第1ブロック駆動信号BLSiを発生する。
【００４２】
第1ブロック駆動信号BLSiは、対応するブロック選択信号BLKiをインバータ441、442、443、450によってバッファリングすることにより発生されるため、セルフリフレッシュモード信号PSRASとは無関係に、ブロック選択信号BLKiにより位相が変化する。
【００４３】
第2ブロック駆動信号BLSAiは、セルフリフレッシュモード信号PSRASが"ハイ"レベルの場合には、対応するブロック選択信号BLKiが"ハイ"レベルである場合又は対応するラッチ隔離制御信号ISOLiが"ハイ"レベルの場合に"ハイ"レベル（アクティブ）になる。一方、セルフリフレッシュモード信号PSRASが"ロー"レベルであると、第2ブロック駆動信号BLSAiは、対応するブロック選択信号BLKiをバッファリングして生成されるため、ブロック選択信号BLKiに従って位相が変化する。
【００４４】
第1ブロック駆動信号BLSiは、離隔ゲート信号制御信号PISOiL、PISOiR(iは0乃至3)を発生する離隔ゲート制御信号発生部に印加され、第2ブロック駆動信号BLSAiは、隔離ゲート信号PISO(i-1)R、PISO(i+1)R(ただし、iは0乃至3を示し、i+1が4の場合はこれを0とし、i-1が-1の場合はこれを3とする)を発生する離隔ゲート信号発生部に印加される。
【００４５】
図6は、図3に示す隔離ゲート制御信号発生部310L、310R、311L、311R、312L、312R、313L、313Rの構成例を示す図である。図6に示す構成例では、隔離ゲート制御信号発生部は、各々論理部501、レベル遷移部505、インバータ515及びスイッチング部521を具備する。
【００４６】
論理部501は、セルフリフレッシュモードにおいて、ラッチ隔離制御信号ISOLi及び前記第1ブロック駆動信号BLSiのいずれか一方がアクティブの時に、その出力が"ロー"レベルになる。
【００４７】
インバータ515は、論理部501の出力が"ハイ"レベルの時にイネーブルされ、次にリフレッシュするメモリブロックに対応する第2ブロック駆動信号BLSAiを反転して、これを隔離ゲート制御信号PISOiとして発生する。
【００４８】
スイッチング部521は、論理部501の出力が"ロー"レベルの時にターンオンされて、昇圧レベルVPPを隔離ゲート制御信号PISOiとして発生する。
【００４９】
レベル遷移部505は、論理部501の出力を昇圧レベルVPP又は接地レベルVSSにレベル遷移させるもので、論理部501の出力が"ロー"レベルの場合には、昇圧レベルVPPをインバータ515に印加し、これにより接地レベルVSSをスイッチング部521に印加させ、一方、論理部501の出力が"ハイ"レベルの場合には、昇圧レベルVPPをスイッチング部521に印加し、これにより接地レベルVSSをインバータ515に印加する。
【００５０】
より具体的には、論理部501は、ANDゲート502及びNORゲート504を含む。ANDゲート502は、セルフリフレッシュモード信号PSRASとラッチ隔離制御信号ISOLiとの論理積を出力する。NORゲート504は、ANDゲート502の出力と第1ブロック駆動信号BLSiの論理和を反転して出力する。従って、セルフリフレッシュモード信号PSRASが"ハイ"レベルの場合(即ち、セルフリフレッシュモードの場合)は、ノードN1は、ラッチ隔離制御信号ISOLiが"ハイ"レベルである場合又は第1ブロック駆動信号BLSiが"ハイ"レベルの場合に"ロー"レベルになり、セルフリフレッシュモード信号PSRASが"ロー"レベルの場合は、ノードN1には第1ブロック駆動信号BLSiが反転して出力される。
【００５１】
レベル遷移部505は、インバータ506、NMOSトランジスタ508、514及びPMOSトランジスタ510、512を具備する。インバータ506はノードN1の信号を反転する。NMOSトランジスタ508は、そのドレイン/ソース経路がノードN2と接地レベルVSSの間に配置されており、インバータ506の出力状態によってオンするか否かが決定される。NMOSトランジスタ514は、そのドレイン/ソース経路がノードN3と接地レベルの間に配置されており、そのゲートはノードN1に連結されている。PMOSトランジスタ510のドレイン/ソース経路は昇圧レベルVPPとノードN2の間に配置されており、そのゲートはノードN3に連結され、そのバルクはそのソースに連結されている。PMOSトランジスタ512のドレイン/ソース経路は昇圧レベルVPPとノードN3の間に配置されており、そのゲートはノードN2に連結され、そのバルクはそのソースに連結されている。
ノードN1が"ロー"レベルであると、NMOSトランジスタ514はターンオフされ、NMOSトランジスタ508はターンオンされる。NMOSトランジスタ508がターンオンされると、ノードN2が接地レベルVSSになり、PMOSトランジスタ512がターンオンされる。これにより、ノードN3は昇圧レベルVPPになり、PMOSトランジスタ510はターンオフ状態を維持する。
【００５２】
一方、ノードN1が"ハイ"レベルであると、NMOSトランジスタ508はターンオフされ、NMOSトランジスタ514はターンオンされる。NMOSトランジスタ514がターンオンされると、ノードN3が接地レベルになり、PMOSトランジスタ510がターンオンされる。そして、ノードN2は昇圧レベルVPPになり、PMOSトランジスタ512はターンオフ状態を維持する。
【００５３】
ノードN2の信号はスイッチング部521に印加され、ノードN3の信号はインバータ515に印加される。
【００５４】
インバータ515は、PMOSトランジスタ516、518及びNMOSトランジスタ520を具備する。第2ブロック駆動信号BLSAiは、PMOSトランジスタ516のゲート及びNMOSトランジスタ520のゲートに印加され、PMOSトランジスタ518のゲートはノードN3に連結されている。PMOSトランジスタ516、518及びNMOSトランジスタ520のドレイン/ソース経路は昇圧レベルと接地レベルの間に直列で配置されている。PMOSトランジスタ516、518のバルクは連結されており、NMOSトランジスタ520のドレインは出力ノードN4に連結されている。このような構成を有するインバータ515は、ノードN3が"ロー"レベルの時イネーブルされて第2ブロック駆動信号BLSAiを反転して、出力ノードN4を通じて隔離ゲート制御信号PISOiを発生する。
スイッチング部521は、ソースが昇圧レベルVPPに連結され、ゲートがノードN2に連結され、ドレインが出力ノードN4に連結されたPMOSトランジスタ522を具備する。PMOSトランジスタ522は、ノードN2が"ロー"レベルの時にターンオンされて、出力ノードN4を昇圧レベルVPPにブースティングする役割を果たす。出力ノードN4を通じて隔離ゲート制御信号PISOiが出力される。
【００５５】
従って、ノードN1が"ハイ"レベルであると、スイッチング部521はディスエーブルされ、一方、インバータ515がイネーブルされて第2ブロック駆動信号BLSAiが反転された隔離ゲート制御信号PISOiが出力される。また、ノードN1が"ロー"レベルであると、インバータ515がディスエーブルされ、PMOSトランジスタ522がターンオンされて隔離ゲート制御信号PISOiは昇圧レベルVPPになる。ノードN1は、前述のように、セルフリフレッシュモード信号PSRASが"ハイ"レベルの場合にラッチ隔離制御信号ISOLiと第1ブロック駆動信号BLSiのいずれかが"ハイ"レベルの場合に"ロー"レベルになる。即ち、セルフリフレッシュモードでは、対応するメモリブロックに対するリフレッシュ動作が実行される間、継続してノードN1は"ロー"レベルを維持し、これにより隔離ゲート制御信号PISOiは昇圧レベルVPPになる。
【００５６】
一方、ノードN1が"ハイ"レベルになってインバータ515がイネーブルされると、第2ブロック駆動信号BLSAiが"ハイ"レベルの場合には隔離ゲート制御信号PISOiが接地レベルVSSとなり、第2ブロック駆動信号BLSAiが"ロー"レベルの場合には隔離ゲート制御信号PISOiが電源レベルVCCになる。
【００５７】
図7は、上記の隔離ゲート制御回路における隔離ゲートの制御方法を説明するための信号波形を示す図である。以下、図7を参照して説明する。
【００５８】
半導体メモリ装置の外部からセルフリフレッシュ命令が入力されると、認識回路がこれを認識してセルフリフレッシュ進入信号PSELFが"ハイ"レベル（アクティブ）にされる。セルフリフレッシュ進入信号PSELFは、半導体メモリ装置の内部状態とは無関係に生成される信号であり、セルフリフレッシュ進入信号PSELFがアクティブになると、オシレータがアクティブ状態になって信号POSCが出力され、例えば周辺回路の一部分がディスエーブルされるなど、セルフリフレッシュを実行するための一般的な動作が行われる。
【００５９】
セルフリフレッシュ進入信号PSELFが"ハイ"レベル（アクティブ）にされた後、リフレッシュローアクティブ信号PRFHの立下がりエッジが現れると、セルフリフレッシュモード信号PSRASが"ハイ"レベル（アクティブ）にされる。
【００６０】
リフレッシュローアクティブ信号PRFHは、自動パルス(auto pulse:アクティブ期間が固定されているパルス)として、セルフリフレッシュモード信号PSRASが"ロー"レベルの場合にはクロックCLKの一定数のパルス毎に発生し、セルフリフレッシュモード信号PSRASが"ハイ"レベルの場合にはオシレータの出力POSCの立下がりエッジでトリガーされて発生する。従って、リフレッシュローアクティブ信号PRFHは一定周期でアクティブになる。
【００６１】
ブロック選択信号BLK0、BLK1、BLK2、...は、リフレッシュさせるアドレスに従って選択的にアクティブにされ、アクティブになる期間は、リフレッシュローアクティブ信号PRFHがアクティブになる期間に従う。
【００６２】
ブロック選択信号に基づいて複数のラッチ隔離制御信号ISOLiが発生する。ラッチ隔離制御信号ISOLiは、対応するブロック選択信号によってセットされ、次にリフレッシュされるメモリブロックに対するブロック選択信号によってリセットされる。
【００６３】
このような特性を有するラッチ隔離制御信号ISOLiに基づいて第2ブロック駆動信号BLSAiが発生する。また、ラッチ隔離制御信号ISOLiは、第1ブロック駆動信号BLSAiと共に隔離ゲート部のターンオン情報として使われる。即ち、ラッチ隔離制御信号ISOLiがアクティブである時に、対応される隔離ゲート部をターンオンさせ、同一のビットラインセンスアンプに接続されている他の隔離ゲート部をターンオフさせる。
【００６４】
図7に示すように、第1ブロック駆動信号BLS1、BLS2、BLS3、...は、ブロック選択信号をバッファリングして生成されるため、実質的にはブロック選択信号のレベル変化に従う。一方、第2ブロック駆動信号BLSA0、BLSA1、BLSA2、...は、ブロック選択信号及びラッチ隔離制御信号に基づいて発生するため、セルフリフレッシュモード信号PSRASが"ロー"レベルの場合には、第1ブロック駆動信号と同様にブロック選択信号のレベル変化に従う。しかし、セルフリフレッシュモード信号PSRASが"ハイ"レベルの場合には、第2ブロック駆動信号は、対応するメモリブロックに対するリフレッシュ動作が実行される期間は、継続して"ハイ"レベルを維持し、他の期間は"ロー"レベルを継続して維持する。
【００６５】
隔離ゲート制御信号PISOi(iは0L、0R、1L、1R、...を示す)は、ラッチ隔離制御信号ISOLi及び第1ブロック駆動信号に基づいて昇圧レベルVPP（アクティブ）になり、次のメモリブロックに関する第2ブロック駆動信号に基づいて接地レベルVSS（インアクティブ）になる。
【００６６】
従って、セルフリフレッシュモード信号PSRASが"ハイ"レベルの場合は、対応する第1ブロック駆動信号がアクティブである場合又は対応するラッチ隔離制御信号ISOLiがアクティブの場合に、隔離ゲート制御信号PISOiが昇圧レベルVPPになる。同一のビットラインセンスアンプに接続された他の隔離ゲート制御部に関する第2ブロック駆動信号がアクティブの場合は、隔離ゲート制御信号PISOiが接地レベルVSSになる。この２つの条件以外の条件では、隔離ゲート制御信号PISOiは電源レベルVCCになる。
【００６７】
上記の実施の形態では、各信号が"ハイ"レベルアクティブ又は"ロー"レベルアクティブであるものとして説明しているが、その逆に設計することは当業者に自明である。また、上記の実施の形態では、ラッチ隔離制御信号ISOLiを隔離ゲート制御情報として使用するために、第2ブロック駆動信号BLSAiの発生及び隔離ゲート制御信号の発生中ターンオン情報として使用しているが、この構成と異なる構成を採用することは当業者に自明である。また、セルフリフレッシュという用語を使用しているが、このような概念と思われる自動リフレッシュ等のように外部からリフレッシュを実行するためのアドレス情報が印加されず、自体的に発生されるアドレス信号によってリフレッシュを実行することは全てセルフリフレッシュという概念に含まれる。
【００６８】
以上のように、本発明は、上記の実施の形態に限定されず、本発明の技術的思想の範囲で様々な変形が可能である。
【００６９】
【発明の効果】
本発明に係る半導体メモリ装置の隔離ゲート制御方法及び回路によれば、セルフリフレッシュ(または自動リフレッシュ)によりブロックリフレッシュが実行される期間において隔離ゲート制御信号のレベルが不要に変化しないため、電力消費を低減することができる。
【００７０】
【図面の簡単な説明】
【図１】従来の半導体メモリ装置の隔離ゲート制御回路及び関連回路を示す図である。
【図２】図1に示す隔離ゲート制御回路における各部信号の波形を示す図である。
【図３】本発明の好適な実施の形態に係る隔離ゲート制御回路を示す図である。
【図４】図3に示すラッチ部330、331、332、333の構成例を示す図である。
【図５】図3に示すブロック選択信号駆動部320、321、323、324の構成例を示す図である。
【図６】図3に示す隔離ゲート制御信号発生部110L、110R、111L、111R、112L、112R、113L、113Rの構成例を示す図である。
【図７】本発明の好適な実施の形態に係る隔離ゲート制御回路による隔離ゲートの制御方法を説明するための信号波形を示す図である。
【符号の説明】
150〜153 メモリブロック
130〜134 ビットラインセンスアンプ
WL0〜WL511 ワードライン
140L、140R、141L、141R、142L、142R、143L、143R 隔離ゲート部
310L、310R、311L、311R、312L、312R、313L、313R 隔離ゲート制御信号発生部
320〜323 ブロック駆動信号発生部
330〜333 ラッチ部
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に共有ビットラインセンスアンプ構造を有する半導体メモリ装置におけるセルフリフレッシュ動作での隔離ゲート制御方法及び回路に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリのような揮発性半導体メモリ装置は、電荷量の形態で保存されているデータを消失させないために、一定周期ごとに発生するリフレッシュ動作を必要とする。
【０００３】
セルフリフレッシュモードでは、半導体メモリ装置は、内部オシレータで生成されるクロックの各周期ごとに多数本のワードラインの中の１本のワードラインを選択して、その選択したワードラインに接続されているメモリセルをリフレッシュするリフレッシュ動作を実行する。半導体メモリ装置のメモリセルアレイには、１又は２以上のバンクが含まれる。各バンクは複数のメモリブロックよりなり、１つのメモリブロックには多数本のワードラインが含まれる。メモリセルは、多数のワードラインと多数のカラムラインとの交差点にマトリックスに配列されており、１本のカラムラインは、ビットライン及び相補ビットラインよりなる。
【０００４】
図1は、従来の半導体メモリ装置の隔離ゲート制御回路及び関連回路を示す図である。図1を参照すると、半導体メモリセルアレイには4個のメモリブロック150、151、152、153が含まれる。メモリブロックには各々512個のワードライン(WL0乃至WL511)が含まれる。ビットラインセンスアンプ130、131、132、133、134は、各々隣接するメモリブロックによって共有されている。
【０００５】
隔離ゲート部140L、140R、141L、141R、142L、142R、143L、143Rは、各々対応するビットラインセンスアンプと対応するメモリブロックの間に接続され、対応する隔離ゲート制御信号PISO0L、PISO0R、PISO1L、PISO1R、PISO2L、PISO2R、PISO3L、PISO3Rに応答してスイッチング動作をする。
【０００６】
ブロック選択信号駆動部120、121、122、123は、各々対応するブロック選択信号BLK0、BLK1、BLK2、BLK3をバッファリングして出力BLS0、BLS1、BLS2、BLS3を発生する。ブロック選択信号BLK0、BLK1、BLK2、BLK3は、ローアドレスのうちブロック情報をデコーディングしたものであり、アクセスするメモリブロックを示すブロック選択信号だけがアクティブになる。リフレッシュスキームに応じて１回に複数のメモリブロックに対するリフレッシュ動作を同時に実行することができ、このような場合には複数のブロック選択信号が同時にアクティブにされる。例えば、4個のメモリブロックが含まれる半導体メモリ装置では、ブロック情報は、ローアドレスのうちの２ビットであり、これをデコーディングして4個のブロック選択信号BLK0、BLK1、BLK2、BLK3が発生される。
【０００７】
ブロック選択信号駆動部120、121、122、123の出力BLS0、BLS1、BLS2、BLS3は、同一メモリブロックに対応する隔離ゲート部及びそれに隣接する隔離ゲート部に印加される。例えば、ブロック選択信号駆動部120の出力BLSOは、隔離ゲート制御信号発生部110L、110R及び隔離ゲート制御信号発生部111Lに印加され、ブロック選択信号駆動部121の出力BLS1は、隔離ゲート制御信号発生部111L、111R及び隔離ゲート制御信号発生部110R、112Lに印加され、他の出力に関しても同様の方式に従って印加される。
【０００８】
図1に示すメモリセルアレイ構造において、メモリブロック150に属するメモリセルをアクセスする場合には、ビットラインセンスアンプ部130、131をアクティブ状態にし、隔離ゲート部140L、140Rをターンオンさせ、隔離ゲート部141Lをターンオフさせる必要がある。メモリブロック151に属するメモリセルをアクセスする場合には、ビットラインセンスアンプ部131、132をアクティブ状態にし、隔離ゲート部141L、141Rをターンオンさせ、隔離ゲート部140R、142Lをターンオフさせる必要がある。
【０００９】
即ち、ビットラインセンスアンプ部130乃至134は、隣接するメモリブロックによって共有されているため、アクセスするメモリブロックとビットラインセンスアンプ部との間に接続されている隔離ゲート部をターンオンさせ、アクセスしないメモリブロックとビットラインセンスアンプ部との間に接続されている隔離ゲート部をターンオフさせる必要がある。
【００１０】
従って、隔離ゲート制御信号発生部110L、110R、111L、111R、112L、112R、113L、113Rによって各々発生される隔離ゲート制御信号PISO0L、PISO0R、PISO1L、PISO1R、PISO2L、PISO2R、PISO3L、PISO3Rは、各々対応するブロック選択信号が”ハイ”レベル（アクティブ）の場合には昇圧レベル（アクティブ）にされ、隣接するブロック選択信号が”ハイ”レベル（アクティブ）の場合には接地レベル（インンアクティブ）にされる。
【００１１】
図２を参照しながら、セルフリフレッシュモードにおける具体的な動作を説明する。半導体メモリ装置の外部からセルフリフレッシュ命令が入力されると、セルフリフレッシュ進入信号PSELFが”ハイ”レベル（アクティブ）になる。セルフリフレッシュ進入信号PSELFが”ハイ”レベル（アクティブ）になった後、リフレッシュローアクティブ信号PRFHの立下がりエッジでトリガーされてセルフリフレッシュモード信号PSRASが”ハイ”レベル（アクティブ）になる。
【００１２】
リフレッシュローアクティブ信号PRFHは、リフレッシュモード(セルフリフレッシュモードまたは自動リフレッシュモード等)では、オシレータの出力POSCに従って発生し、リフレッシュモードでない場合にはクロックCLKに従って発生する。
【００１３】
リフレッシュモードでは、リフレッシュローアクティブ信号PRFHによりトリガーされてブロック選択信号BLK0、BLK1、BLK2、BLK3が”ハイ”レベル（アクティブ）になる。このブロック選択信号BLK0、BLK1、BLK2、BLK3は、図1に示すブロック選択信号駆動部120、121、122、123によってバッファリングされてブロック駆動信号BLS0、BLS1、BLS2、BLS3として出力される。ブロック駆動信号は、ターンオン情報として、該当する隔離ゲート制御信号発生部に印加され、ターンオフ情報として、同じビットラインセンスアンプに接続された他の隔離ゲート部に対応する隔離ゲート制御信号発生部に印加される。
【００１４】
ブロック駆動信号BLS0、BLS1、BLS2、BLS3に従って隔離ゲート制御信号PISO0L、PISO0R、PISO1L、PISO1R、PISO2L、PISO2R、PISO3L、PISO3Rが発生する。隔離ゲート制御信号PISO0L、PISO0R、PISO1L、PISO1R、PISO2L、PISO2R、PISO3L、PISO3Rは3つのレベルを有し、対応するメモリブロック及び隣接メモリブロックが全てアクセスされない場合には電源レベルVCCになり、対応するメモリブロックがアクセスされる場合には昇圧レベルVPP（アクティブ）になり、隣接するメモリブロックがアクセスされる場合には接地レベルVSS（インアクティブ）になる。
【００１５】
ここで、ブロック駆動信号は、単にブロック選択信号がバッファリングされて出力される信号であるため、実質的には、リフレッシュローアクティブ信号と同一の波形を有する。即ち、ブロック駆動信号は周期的にアクティブになるパルス波形を有する。従って、ブロック駆動信号に基づいて発生される隔離ゲート制御信号もまたリフレッシュローアクティブ信号がアクティブされる都度、レベルが変化する。
【００１６】
通常モードでは、半導体メモリ装置の外部から印加されるローアドレス信号によって、多数のワードラインのいずれか１本が選択されてアクセスされるので、ローアクティブ信号に連動して隔離ゲート制御信号のレベルを変化させる必要がある。しかし、セルフリフレッシュモードでは、多数のワードラインが順次にアクセスされるので、リフレッシュローアクティブ信号PRFHがアクティブになる都度、隔離ゲート制御信号のレベルを変化させる必要はない。
【００１７】
より詳細には、セルフリフレッシュモードでは、例えばメモリブロック151のワードラインWL0がアクセスされ、次いでメモリブロック151のワードラインWL1がアクセスされ、次いでメモリブロック151のワードラインWL2がアクセスされる。従って、メモリブロック151のワードラインWL0に対するアクセスからメモリブロック151のワードラインWL511に対するアクセスが実行されるまで、隔離ゲート制御信号PISO1L、PISO1Rを変化させる必要がない。
【００１８】
しかし、図1に示す従来の隔離ゲート制御回路は、前述のようなリフレッシュ動作の特性を考慮していないため、図2に示すように不要に隔離ゲート制御信号のレベルを変化させている。したがって、電力消費が大きいという問題点がある。
【００１９】
【発明が解決しようとする課題】
本発明の１つの目的は、電力消費を小さくし得る半導体メモリ装置の隔離ゲート制御方法を提供することにある。
【００２０】
本発明の他の目的は、電力消費を小さくし得る半導体メモリ装置の隔離ゲート制御回路を提供することである。
【００２１】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る半導体メモリ装置の隔離ゲート制御方法は、リフレッシュローアクティブ信号を発生する段階と、複数のブロック選択信号を発生する段階と、ラッチ隔離制御信号を発生する段階と、隔離ゲート部制御段階とを含む。リフレッシュローアクティブ信号は、一定周期でアクティブになる。複数のブロック選択信号は、前記リフレッシュローアクティブ信号がアクティブの時に選択的にアクティブになる。前記ラッチ隔離制御信号は、各々対応するブロック選択信号によってセットされた後、リフレッシュされるメモリブロックに関連するブロック選択信号によってリセットされる。隔離ゲート部制御段階では、前記ラッチ隔離制御信号がアクティブの時に、対応する前記隔離ゲート部をターンオンさせ、同一のビットラインセンスアンプに接続されている他の隔離ゲート部をターンオフさせる。
【００２２】
前記他の目的を達成するため、本発明に係る隔離ゲート制御回路は、複数のラッチ部と複数のブロック選択信号駆動部及び複数の隔離ゲート制御信号発生部を具備する。
【００２３】
前記複数のラッチ部は各々、前記メモリブロックに対応して形成されており、セルフリフレッシュモードで対応されるブロック選択信号によりセットされ、次にリフレッシュされるメモリブロックに対するブロック選択信号によりリセットされるラッチ隔離制御信号を発生する。
【００２４】
前記複数のブロック選択信号駆動部は、各々、前記メモリブロックに対応して形成されており、対応するブロック選択信号をバッファリングして第1ブロック駆動信号を発生し、セルフリフレッシュモードで対応する前記ブロック選択信号がアクティブである場合又は対応する前記ラッチ隔離制御信号がアクティブの場合にアクティブになる第2ブロック駆動信号を発生する。
【００２５】
前記複数の隔離ゲート制御信号発生部は、各々、前記隔離ゲート部に対応されて形成されており、対応する前記第1ブロック駆動信号、対応する前記ラッチ隔離制御信号及び隣接メモリブロックに対応する前記第2ブロック駆動信号を入力し、前記第1ブロック駆動信号がアクティブである場合又は前記ラッチ隔離制御信号がアクティブの場合には昇圧レベルを対応する隔離ゲート部に印加し、前記第2ブロック駆動信号がアクティブの場合には接地レベルを対応する隔離ゲート部に印加する。
【００２６】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を詳細に説明する。
【００２７】
図3は、本発明の好適な実施の形態に係る半導体メモリ装置の隔離ゲート制御回路及び関連回路である。図3に示すように、この隔離ゲート制御回路は、複数の隔離ゲート制御信号発生部310L、310R、311L、311R、312L、312R、313L、313R、複数のブロック選択信号駆動部320、321、322、323及び複数のラッチ部330、331、332、333を具備する。
【００２８】
複数のラッチ部330、331、332、333は、各々メモリブロック150、151、152、153に対応して形成されており、対応するブロック選択信号BLKi（iは0乃至3)及びセルフリフレッシュモード信号PSRASを入力し、ラッチ隔離制御信号ISOLi（iは0乃至3)を発生する。
【００２９】
このラッチ隔離制御信号ISOLiは、セルフリフレッシュモード信号PSRASがアクティブの場合(即ち、セルフリフレッシュモードの場合)、対応するブロック選択信号BLKiによって”ハイ”レベルにセットされ、次にリフレッシュされるメモリブロックに対するブロック選択信号BLKiによって”ロー”レベルにリセットされる。
【００３０】
より具体的には、ラッチ隔離制御信号ISOL0は、ブロック選択信号BLK0が"ハイ"レベルの場合に"ハイ"レベルにセットされ、ブロック選択信号BLK1が"ハイ"レベルの場合に"ロー"レベルにリセットされ、それ以外の場合にはラッチ隔離制御信号ISOL0のレベルは変化しない。また、ラッチ隔離制御信号ISOL3は、ブロック選択信号BLK3が"ハイ"レベルの場合に"ハイ"レベルにセットされ、ブロック選択信号BLK0が"ハイ"レベルの場合に"ロー"レベルにリセットされ、それ以外の場合にはラッチ隔離制御信号ISOL3のレベルは変化しない。
【００３１】
一方、セルフリフレッシュモード信号PSRASが"ロー"レベルの場合(即ち、セルフリフレッシュモードでない場合)には、ラッチ隔離制御信号ISOLiは、対応するブロック選択信号BLKiが"ハイ"レベルであり、次のブロック選択信号BLK(i+1)が"ロー"レベルである場合に"ハイ"レベル（アクティブ）になる。
【００３２】
複数のブロック選択信号駆動部320、321、322、323は、各々メモリブロック150、151、152、153に対応して形成されており、セルフリフレッシュモード信号PSRAS、対応するブロック選択信号及び対応するラッチ隔離制御信号を入力とし、第1ブロック駆動信号BLSi及び第2ブロック駆動信号BLSAiを発生する。
【００３３】
第1ブロック駆動信号は、対応するブロック選択信号をバッファリングして生成され、第2ブロック駆動信号は、セルフリフレッシュモード(即ち、セルフリフレッシュモード信号PSRASが"ハイ"レベルの場合)であって、対応するブロック選択信号が"ハイ"レベルであるか、又は対応するラッチ隔離制御信号が"ハイ"レベルである場合に"ハイ"レベル（アクティブ）になる。ここで、第2ブロック駆動信号は、セルフリフレッシュモード信号PSRASが"ロー"レベルの場合(即ち、セルフリフレッシュモードでない場合)には、第1ブロック駆動信号BLSiと同一になる。
【００３４】
第1ブロック駆動信号BLSiは、ターンオン情報を示す信号として、対応するメモリブロックに関連する隔離ゲート制御信号発生部に印加され、第2ブロック駆動信号BLSAiは、ターンオフ情報を示す信号として、対応するメモリブロックに関連する隔離ゲート制御信号発生部に隣接した隔離ゲート制御信号発生部に印加される。例えば、第1ブロック駆動信号BLS1は、隔離ゲート制御信号発生部311L、311Rに印加され、第2ブロック駆動信号BLSA1は、隔離ゲート制御信号発生部310R、312Lに印加される。
【００３５】
即ち、ターンオフ情報として用いられる第2ブロック駆動信号BLSAiを発生するためにラッチ隔離制御信号ISOLiを使用することによって、セルフリフレッシュ動作におけるブロックリフレッシュサイクルにおいて、第2ブロック駆動信号BLSAiのレベルが一定に維持される。
【００３６】
複数の隔離ゲート制御信号発生部310L、310R、311L、311R、312L、312R、313L、313Rは、各々隔離ゲート部140L、140R、141L、141R、142L、142R、143L、143Rに対応して形成されており、対応する第1ブロック駆動信号BLSi、対応するラッチ隔離制御信号ISOLi及び隣接メモリブロックに対応する第2ブロック駆動信号BLSAiを入力として、隔離ゲート制御信号PISOiを発生する。
【００３７】
隔離ゲート制御発生部は、第1ブロック駆動信号BLSiがアクティブの場合又はラッチ隔離制御信号ISOLiがアクティブの場合には昇圧レベルVPPの隔離ゲート制御信号PISOiを発生し、第2ブロック駆動信号BLSAiがアクティブの場合には接地レベルVSSの隔離ゲート制御信号PISOiを発生し、それ以外の場合には電源レベルVCCの隔離ゲート制御信号PISOiを発生する。ここで、ターンオン情報として入力された第1ブロック駆動信号BLSiだけでなく、ラッチ隔離制御信号ISOLiがアクティブの場合にも隔離ゲート制御信号PISOiは昇圧レベルを有するので、該当メモリブロックに対するリフレッシュ動作が実行される間、隔離ゲート制御信号PISOiは継続して昇圧レベルVPPを維持する。
【００３８】
図4は、図3に示すラッチ部330、331、332、333の一構成例を示す図である。図4に示す構成例では、ラッチ部330、331、332、333は、各々NORゲート410、430及びANDゲート420を具備する。ANDゲート420はセルフリフレッシュモード信号PSRASとNORゲート410の出力の論理積を出力する。NORゲート430は、対応するブロック選択信号BLKiとANDゲート420の出力の論理和を反転して出力する。NORゲート410は、次のブロック選択信号BLK(i+1)とNORゲート430の出力の論理和を反転してラッチ隔離制御信号ISOLiを発生する。
【００３９】
従って、ラッチ隔離制御信号ISOLiは、セルフリフレッシュモード信号PSRASが"ハイ"レベル（アクティブ）になると、対応するブロック選択信号BLKiによって"ハイ"レベルにセットされ、次のブロック選択信号BLK(i+1)によって"ロー"レベルにリセットされる。一方、セルフリフレッシュモード信号PSRASが"ロー"レベル（インアクティブ）になると、ラッチ隔離制御信号ISOLiは、対応するブロック選択信号BLKiが"ハイ"レベルで、かつ、次のブロック選択信号BLK(i+1)が"ロー"レベルの場合に"ハイ"レベル（アクティブ）になる。したがって、対応するブロックに対してセルフリフレッシュが実行される間、ラッチ隔離制御信号ISOLiは継続して"ハイ"レベルを維持する。
【００４０】
このようにして生成されるラッチ隔離制御信号ISOLiは、図3に示すように、対応するブロック選択信号駆動部及び対応する隔離ゲート制御信号発生部に印加される。
【００４１】
図5は、図3に示すブロック選択信号駆動部320、321、323、324の構成例を示す図である。図5に示す構成例では、各々のブロック選択信号駆動部は、NANDゲート460、470及びインバータ441、442、443、450を具備する。NANDゲート460は、セルフリフレッシュモード信号PSRASと、対応するラッチ隔離制御信号ISOLiとの論理積を反転して出力する。インバータ441、442、443は、対応するブロック選択信号BLKiをバッファリングし反転する。NANDゲート470は、NANDゲート460の出力とインバータ443の出力との論理積を反転して第2ブロック駆動信号BLSAi(iは０乃至３）を発生する。インバータ450は、インバータ443の出力を反転して第1ブロック駆動信号BLSiを発生する。
【００４２】
第1ブロック駆動信号BLSiは、対応するブロック選択信号BLKiをインバータ441、442、443、450によってバッファリングすることにより発生されるため、セルフリフレッシュモード信号PSRASとは無関係に、ブロック選択信号BLKiにより位相が変化する。
【００４３】
第2ブロック駆動信号BLSAiは、セルフリフレッシュモード信号PSRASが"ハイ"レベルの場合には、対応するブロック選択信号BLKiが"ハイ"レベルである場合又は対応するラッチ隔離制御信号ISOLiが"ハイ"レベルの場合に"ハイ"レベル（アクティブ）になる。一方、セルフリフレッシュモード信号PSRASが"ロー"レベルであると、第2ブロック駆動信号BLSAiは、対応するブロック選択信号BLKiをバッファリングして生成されるため、ブロック選択信号BLKiに従って位相が変化する。
【００４４】
第1ブロック駆動信号BLSiは、離隔ゲート信号制御信号PISOiL、PISOiR(iは0乃至3)を発生する離隔ゲート制御信号発生部に印加され、第2ブロック駆動信号BLSAiは、隔離ゲート信号PISO(i-1)R、PISO(i+1)R(ただし、iは0乃至3を示し、i+1が4の場合はこれを0とし、i-1が-1の場合はこれを3とする)を発生する離隔ゲート信号発生部に印加される。
【００４５】
図6は、図3に示す隔離ゲート制御信号発生部310L、310R、311L、311R、312L、312R、313L、313Rの構成例を示す図である。図6に示す構成例では、隔離ゲート制御信号発生部は、各々論理部501、レベル遷移部505、インバータ515及びスイッチング部521を具備する。
【００４６】
論理部501は、セルフリフレッシュモードにおいて、ラッチ隔離制御信号ISOLi及び前記第1ブロック駆動信号BLSiのいずれか一方がアクティブの時に、その出力が"ロー"レベルになる。
【００４７】
インバータ515は、論理部501の出力が"ハイ"レベルの時にイネーブルされ、次にリフレッシュするメモリブロックに対応する第2ブロック駆動信号BLSAiを反転して、これを隔離ゲート制御信号PISOiとして発生する。
【００４８】
スイッチング部521は、論理部501の出力が"ロー"レベルの時にターンオンされて、昇圧レベルVPPを隔離ゲート制御信号PISOiとして発生する。
【００４９】
レベル遷移部505は、論理部501の出力を昇圧レベルVPP又は接地レベルVSSにレベル遷移させるもので、論理部501の出力が"ロー"レベルの場合には、昇圧レベルVPPをインバータ515に印加し、これにより接地レベルVSSをスイッチング部521に印加させ、一方、論理部501の出力が"ハイ"レベルの場合には、昇圧レベルVPPをスイッチング部521に印加し、これにより接地レベルVSSをインバータ515に印加する。
【００５０】
より具体的には、論理部501は、ANDゲート502及びNORゲート504を含む。ANDゲート502は、セルフリフレッシュモード信号PSRASとラッチ隔離制御信号ISOLiとの論理積を出力する。NORゲート504は、ANDゲート502の出力と第1ブロック駆動信号BLSiの論理和を反転して出力する。従って、セルフリフレッシュモード信号PSRASが"ハイ"レベルの場合(即ち、セルフリフレッシュモードの場合)は、ノードN1は、ラッチ隔離制御信号ISOLiが"ハイ"レベルである場合又は第1ブロック駆動信号BLSiが"ハイ"レベルの場合に"ロー"レベルになり、セルフリフレッシュモード信号PSRASが"ロー"レベルの場合は、ノードN1には第1ブロック駆動信号BLSiが反転して出力される。
【００５１】
レベル遷移部505は、インバータ506、NMOSトランジスタ508、514及びPMOSトランジスタ510、512を具備する。インバータ506はノードN1の信号を反転する。NMOSトランジスタ508は、そのドレイン/ソース経路がノードN2と接地レベルVSSの間に配置されており、インバータ506の出力状態によってオンするか否かが決定される。NMOSトランジスタ514は、そのドレイン/ソース経路がノードN3と接地レベルの間に配置されており、そのゲートはノードN1に連結されている。PMOSトランジスタ510のドレイン/ソース経路は昇圧レベルVPPとノードN2の間に配置されており、そのゲートはノードN3に連結され、そのバルクはそのソースに連結されている。PMOSトランジスタ512のドレイン/ソース経路は昇圧レベルVPPとノードN3の間に配置されており、そのゲートはノードN2に連結され、そのバルクはそのソースに連結されている。
ノードN1が"ロー"レベルであると、NMOSトランジスタ514はターンオフされ、NMOSトランジスタ508はターンオンされる。NMOSトランジスタ508がターンオンされると、ノードN2が接地レベルVSSになり、PMOSトランジスタ512がターンオンされる。これにより、ノードN3は昇圧レベルVPPになり、PMOSトランジスタ510はターンオフ状態を維持する。
【００５２】
一方、ノードN1が"ハイ"レベルであると、NMOSトランジスタ508はターンオフされ、NMOSトランジスタ514はターンオンされる。NMOSトランジスタ514がターンオンされると、ノードN3が接地レベルになり、PMOSトランジスタ510がターンオンされる。そして、ノードN2は昇圧レベルVPPになり、PMOSトランジスタ512はターンオフ状態を維持する。
【００５３】
ノードN2の信号はスイッチング部521に印加され、ノードN3の信号はインバータ515に印加される。
【００５４】
インバータ515は、PMOSトランジスタ516、518及びNMOSトランジスタ520を具備する。第2ブロック駆動信号BLSAiは、PMOSトランジスタ516のゲート及びNMOSトランジスタ520のゲートに印加され、PMOSトランジスタ518のゲートはノードN3に連結されている。PMOSトランジスタ516、518及びNMOSトランジスタ520のドレイン/ソース経路は昇圧レベルと接地レベルの間に直列で配置されている。PMOSトランジスタ516、518のバルクは連結されており、NMOSトランジスタ520のドレインは出力ノードN4に連結されている。このような構成を有するインバータ515は、ノードN3が"ロー"レベルの時イネーブルされて第2ブロック駆動信号BLSAiを反転して、出力ノードN4を通じて隔離ゲート制御信号PISOiを発生する。
スイッチング部521は、ソースが昇圧レベルVPPに連結され、ゲートがノードN2に連結され、ドレインが出力ノードN4に連結されたPMOSトランジスタ522を具備する。PMOSトランジスタ522は、ノードN2が"ロー"レベルの時にターンオンされて、出力ノードN4を昇圧レベルVPPにブースティングする役割を果たす。出力ノードN4を通じて隔離ゲート制御信号PISOiが出力される。
【００５５】
従って、ノードN1が"ハイ"レベルであると、スイッチング部521はディスエーブルされ、一方、インバータ515がイネーブルされて第2ブロック駆動信号BLSAiが反転された隔離ゲート制御信号PISOiが出力される。また、ノードN1が"ロー"レベルであると、インバータ515がディスエーブルされ、PMOSトランジスタ522がターンオンされて隔離ゲート制御信号PISOiは昇圧レベルVPPになる。ノードN1は、前述のように、セルフリフレッシュモード信号PSRASが"ハイ"レベルの場合にラッチ隔離制御信号ISOLiと第1ブロック駆動信号BLSiのいずれかが"ハイ"レベルの場合に"ロー"レベルになる。即ち、セルフリフレッシュモードでは、対応するメモリブロックに対するリフレッシュ動作が実行される間、継続してノードN1は"ロー"レベルを維持し、これにより隔離ゲート制御信号PISOiは昇圧レベルVPPになる。
【００５６】
一方、ノードN1が"ハイ"レベルになってインバータ515がイネーブルされると、第2ブロック駆動信号BLSAiが"ハイ"レベルの場合には隔離ゲート制御信号PISOiが接地レベルVSSとなり、第2ブロック駆動信号BLSAiが"ロー"レベルの場合には隔離ゲート制御信号PISOiが電源レベルVCCになる。
【００５７】
図7は、上記の隔離ゲート制御回路における隔離ゲートの制御方法を説明するための信号波形を示す図である。以下、図7を参照して説明する。
【００５８】
半導体メモリ装置の外部からセルフリフレッシュ命令が入力されると、認識回路がこれを認識してセルフリフレッシュ進入信号PSELFが"ハイ"レベル（アクティブ）にされる。セルフリフレッシュ進入信号PSELFは、半導体メモリ装置の内部状態とは無関係に生成される信号であり、セルフリフレッシュ進入信号PSELFがアクティブになると、オシレータがアクティブ状態になって信号POSCが出力され、例えば周辺回路の一部分がディスエーブルされるなど、セルフリフレッシュを実行するための一般的な動作が行われる。
【００５９】
セルフリフレッシュ進入信号PSELFが"ハイ"レベル（アクティブ）にされた後、リフレッシュローアクティブ信号PRFHの立下がりエッジが現れると、セルフリフレッシュモード信号PSRASが"ハイ"レベル（アクティブ）にされる。
【００６０】
リフレッシュローアクティブ信号PRFHは、自動パルス(auto pulse:アクティブ期間が固定されているパルス)として、セルフリフレッシュモード信号PSRASが"ロー"レベルの場合にはクロックCLKの一定数のパルス毎に発生し、セルフリフレッシュモード信号PSRASが"ハイ"レベルの場合にはオシレータの出力POSCの立下がりエッジでトリガーされて発生する。従って、リフレッシュローアクティブ信号PRFHは一定周期でアクティブになる。
【００６１】
ブロック選択信号BLK0、BLK1、BLK2、...は、リフレッシュさせるアドレスに従って選択的にアクティブにされ、アクティブになる期間は、リフレッシュローアクティブ信号PRFHがアクティブになる期間に従う。
【００６２】
ブロック選択信号に基づいて複数のラッチ隔離制御信号ISOLiが発生する。ラッチ隔離制御信号ISOLiは、対応するブロック選択信号によってセットされ、次にリフレッシュされるメモリブロックに対するブロック選択信号によってリセットされる。
【００６３】
このような特性を有するラッチ隔離制御信号ISOLiに基づいて第2ブロック駆動信号BLSAiが発生する。また、ラッチ隔離制御信号ISOLiは、第1ブロック駆動信号BLSAiと共に隔離ゲート部のターンオン情報として使われる。即ち、ラッチ隔離制御信号ISOLiがアクティブである時に、対応される隔離ゲート部をターンオンさせ、同一のビットラインセンスアンプに接続されている他の隔離ゲート部をターンオフさせる。
【００６４】
図7に示すように、第1ブロック駆動信号BLS1、BLS2、BLS3、...は、ブロック選択信号をバッファリングして生成されるため、実質的にはブロック選択信号のレベル変化に従う。一方、第2ブロック駆動信号BLSA0、BLSA1、BLSA2、...は、ブロック選択信号及びラッチ隔離制御信号に基づいて発生するため、セルフリフレッシュモード信号PSRASが"ロー"レベルの場合には、第1ブロック駆動信号と同様にブロック選択信号のレベル変化に従う。しかし、セルフリフレッシュモード信号PSRASが"ハイ"レベルの場合には、第2ブロック駆動信号は、対応するメモリブロックに対するリフレッシュ動作が実行される期間は、継続して"ハイ"レベルを維持し、他の期間は"ロー"レベルを継続して維持する。
【００６５】
隔離ゲート制御信号PISOi(iは0L、0R、1L、1R、...を示す)は、ラッチ隔離制御信号ISOLi及び第1ブロック駆動信号に基づいて昇圧レベルVPP（アクティブ）になり、次のメモリブロックに関する第2ブロック駆動信号に基づいて接地レベルVSS（インアクティブ）になる。
【００６６】
従って、セルフリフレッシュモード信号PSRASが"ハイ"レベルの場合は、対応する第1ブロック駆動信号がアクティブである場合又は対応するラッチ隔離制御信号ISOLiがアクティブの場合に、隔離ゲート制御信号PISOiが昇圧レベルVPPになる。同一のビットラインセンスアンプに接続された他の隔離ゲート制御部に関する第2ブロック駆動信号がアクティブの場合は、隔離ゲート制御信号PISOiが接地レベルVSSになる。この２つの条件以外の条件では、隔離ゲート制御信号PISOiは電源レベルVCCになる。
【００６７】
上記の実施の形態では、各信号が"ハイ"レベルアクティブ又は"ロー"レベルアクティブであるものとして説明しているが、その逆に設計することは当業者に自明である。また、上記の実施の形態では、ラッチ隔離制御信号ISOLiを隔離ゲート制御情報として使用するために、第2ブロック駆動信号BLSAiの発生及び隔離ゲート制御信号の発生中ターンオン情報として使用しているが、この構成と異なる構成を採用することは当業者に自明である。また、セルフリフレッシュという用語を使用しているが、このような概念と思われる自動リフレッシュ等のように外部からリフレッシュを実行するためのアドレス情報が印加されず、自体的に発生されるアドレス信号によってリフレッシュを実行することは全てセルフリフレッシュという概念に含まれる。
【００６８】
以上のように、本発明は、上記の実施の形態に限定されず、本発明の技術的思想の範囲で様々な変形が可能である。
【００６９】
【発明の効果】
本発明に係る半導体メモリ装置の隔離ゲート制御方法及び回路によれば、セルフリフレッシュ(または自動リフレッシュ)によりブロックリフレッシュが実行される期間において隔離ゲート制御信号のレベルが不要に変化しないため、電力消費を低減することができる。
【００７０】
【図面の簡単な説明】
【図１】従来の半導体メモリ装置の隔離ゲート制御回路及び関連回路を示す図である。
【図２】図1に示す隔離ゲート制御回路における各部信号の波形を示す図である。
【図３】本発明の好適な実施の形態に係る隔離ゲート制御回路を示す図である。
【図４】図3に示すラッチ部330、331、332、333の構成例を示す図である。
【図５】図3に示すブロック選択信号駆動部320、321、323、324の構成例を示す図である。
【図６】図3に示す隔離ゲート制御信号発生部110L、110R、111L、111R、112L、112R、113L、113Rの構成例を示す図である。
【図７】本発明の好適な実施の形態に係る隔離ゲート制御回路による隔離ゲートの制御方法を説明するための信号波形を示す図である。
【符号の説明】
150〜153 メモリブロック
130〜134 ビットラインセンスアンプ
WL0〜WL511 ワードライン
140L、140R、141L、141R、142L、142R、143L、143R 隔離ゲート部
310L、310R、311L、311R、312L、312R、313L、313R 隔離ゲート制御信号発生部
320〜323 ブロック駆動信号発生部
330〜333 ラッチ部
Claims (10)
- 複数のメモリブロック、前記複数のメモリブロックの各間に配置された複数の共有ビットラインセンスアンプ、及び、各々メモリブロックと共有ビットラインセンスアンプとの間に接続された複数の隔離ゲート部を含む半導体メモリ装置のセルフリフレッシュモードにおいて前記隔離ゲート部を制御する離隔ゲート制御方法であって、
一定周期でアクティブになるリフレッシュローアクティブ信号を発生する段階と、
前記リフレッシュローアクティブ信号がアクティブである時に選択的にアクティブになる複数のブロック選択信号を発生させる段階と、
各々対応するブロック選択信号によりセットされ、次にリフレッシュされるメモリブロックに対するブロック選択信号によってリセットされるラッチ隔離制御信号を発生する段階と、
前記ラッチ隔離制御信号がアクティブである時に、対応する前記隔離ゲート部をターンオンさせ、同一のビットラインセンスアンプに接続されている他の隔離ゲート部をターンオフさせる隔離ゲート部制御段階とを具備し、
前記隔離ゲート部制御段階は、
各々対応する前記ブロック選択信号（ＢＬＫｉ）をバッファリングして複数の第１ブロック駆動信号（ＢＬＳｉ）を発生させる段階と、
各々対応する前記ブロック選択信号がアクティブである場合又は対応する前記ラッチ隔離制御信号（ＩＳＯＬｉ）がアクティブの場合にアクティブになる複数の第２ブロック駆動信号（ＢＬＳＡｉ）を発生させる段階と、
各離隔ゲート部に対して、ａ）対応する前記第１ブロック駆動信号がアクティブであるか対応する前記ラッチ隔離制御信号がアクティブである第 1 状態では昇圧レベル（ＶＰＰ）を印加し、ｂ）前記同一のビットラインセンスアンプに接続された他の隔離ゲート部に関する前記第２ブロック駆動信号がアクティブである第２状態では接地レベル（ＶＳＳ）を印加し、ｃ）前記第 1 状態でもなく前記第２状態でもない状態では電源レベル（ＶＣＣ）を対応する前記隔離ゲート部に印加する段階とを含み、
ブロックリフレッシュサイクルの間、隔離ゲート部のターンオン及びターンオフ状態を一定に維持させることを特徴とする半導体メモリ装置の隔離ゲート制御方法。 - 複数のメモリブロック、複数の共有ビットラインセンスアンプ及び各々メモリブロックと共有ビットラインセンスアンプの間に接続された複数の隔離ゲート部を含む半導体メモリ装置における離隔ゲート制御回路であって、
各々、前記メモリブロックに対応して形成されており、セルフリフレッシュモードで対応するブロック選択信号ＢＬＫｉによりセットされ、次にリフレッシュされるメモリブロックに対するブロック選択信号（ＢＬＫ（ｉ＋１））によってリセットされるラッチ隔離制御信号を発生する複数のラッチ部と、
各々、前記メモリブロックに対応して形成されており、対応する前記ブロック選択信号をバッファリングして第１ブロック駆動信号を発生し、セルフリフレッシュモードで対応する前記ブロック選択信号がアクティブである場合又は対応する前記ラッチ隔離制御信号がアクティブの場合にアクティブになる第２ブロック駆動信号（ＢＬＳＡｉ）を発生する複数のブロック選択信号駆動部と、
各々、前記隔離ゲート部に対応して形成されており、対応する前記第１ブロック駆動信号、対応する前記ラッチ隔離制御信号及び隣接メモリブロックに対応する前記第２ブロック駆動信号を入力して、前記第１ブロック駆動信号がアクティブである場合又は前記ラッチ隔離制御信号がアクティブの場合は、昇圧レベルを対応する隔離ゲート部に印加し、前記第２ブロック駆動信号がアクティブの場合は、接地レベルを対応する隔離ゲート部に印加する複数の隔離ゲート制御信号発生部とを具備し、
ブロックリフレッシュサイクルの間に隔離ゲート部等のターンオン及びターンオフ状態が一定に維持されるようにすることを特徴とする半導体メモリ装置の隔離ゲート制御回路。 - 前記複数のラッチ部は、各々、次にリフレッシュされるメモリブロックに対するブロック選択信号と他の一つの信号の論理和を反転して出力し、前記ラッチ隔離制御信号を発生する第１ＮＯＲゲートと、
セルフリフレッシュモードで前記第１ＮＯＲゲートの出力と対応する前記ブロック選択信号の論理和を反転して、前記他の一つの信号を発生する第２ＮＯＲゲート４３０とを具備することを特徴とする請求項２に記載の半導体メモリ装置の隔離ゲート制御回路。 - 前記複数のラッチ部は、各々、セルフリフレッシュモード信号（ＰＳＲＡＳ）と前記第１ＮＯＲゲートの出力の論理積を前記第２ＮＯＲゲートに印加するＡＮＤゲートをさらに具備することを特徴とする請求項３に記載の半導体メモリ装置の隔離ゲート制御回路。
- 前記複数のブロック選択信号駆動部は、
各々、対応する前記ブロック選択信号をバッファリングして前記第１ブロック駆動信号を発生するインバータチェーンと、
前記セルフリフレッシュモード信号と対応する前記ラッチ隔離制御信号の論理積を反転して出力する第１ＮＡＮＤゲートと、
対応する前記ブロック選択信号の反転信号と前記第１ＮＡＮＤゲートの出力の論理積を反転して、前記第２ブロック駆動信号を発生する第２ＮＡＮＤゲートとを具備することを特徴とする請求項２に記載の半導体メモリ装置の隔離ゲート制御回路。 - 前記複数の隔離ゲート制御信号発生部は、
各々、セルフリフレッシュモードで前記ラッチ隔離制御信号及び前記第１ブロック駆動信号のいずれかがアクティブである時、その出力が”ロー”レベルになる論理部と、
前記論理部の出力が”ハイ”レベルである時にイネーブルされ、隣接する前記メモリブロックに対応する前記第２ブロック駆動信号を反転して、これを対応する前記隔離ゲート部に印加する隔離ゲート制御信号（ＰＩＳＯｉ）として発生するインバータと、
前記論理部の出力が”ロー”レベルの時にターンオンされて、昇圧レベルを前記隔離ゲート制御信号として発生するスイッチング部とを具備することを特徴とする請求項２に記載の半導体メモリ装置の隔離ゲート制御回路。 - 前記複数の隔離ゲート制御信号発生部は、各々、前記論理部の出力を昇圧レベル又は接地レベルにレベル遷移させ、前記論理部の出力が”ロー”レベルの場合には昇圧レベルを前記インバータに印加すると共に接地レベルを前記スイッチング部に印加し、前記論理部の出力が”ハイ”レベルの場合には昇圧レベルを前記スイッチング部に印加すると共に接地レベルを前記インバータに印加するレベル遷移部をさらに具備することを特徴とする請求項６に記載の半導体メモリ装置の隔離ゲート制御回路。
- 前記レベル遷移部は、
前記論理部の出力を反転する第１インバータと、
そのソースが接地され、ゲートが前記第１インバータの出力端に接続された第１ＮＭＯＳトランジスタと、
そのソースが接地され、ゲートが前記論理部の出力に接続された第２ＮＭＯＳトランジスタと、
そのソース／ドレイン経路が昇圧レベルと前記第１ＮＭＯＳトランジスタのドレインの間に配置され、そのゲートが前記第２ＮＭＯＳトランジスタのドレインに接続され、そのバルクがそのソースに接続された第１ＰＭＯＳトランジスタと、
そのソース／ドレイン経路が昇圧レベルと前記第２ＮＭＯＳトランジスタのドレインの間に配置され、そのゲートが前記第１ＮＭＯＳトランジスタのドレインに接続され、そのバルクがそのソースに接続された第２ＰＭＯＳトランジスタとを具備し、
前記第１ＮＭＯＳトランジスタのドレインが前記スイッチング部に接続されており、前記第２ＮＭＯＳトランジスタのドレインが前記インバータに接続されていることを特徴とする請求項７に記載の半導体メモリ装置の隔離ゲート制御回路。 - 前記インバータは、
前記論理部の出力が”ハイ”レベルである時にターンオンされる第１ＰＭＯＳトランジスタと、
ソース／ドレイン経路が電源レベルと前記第１ＰＭＯＳトランジスタのソースとの間に配置され、そのバルクが前記第１ＰＭＯＳトランジスタのバルクに接続されており、そのゲートが前記第２ブロック駆動信号に接続された第２ＰＭＯＳトランジスタと、
ドレイン／ソース経路が前記第１ＰＭＯＳトランジスタのドレインと接地レベルの間に配置され、そのゲートが前記第２ブロック駆動信号に接続され、そのドレインに前記隔離ゲート制御信号を発生するＮＭＯＳトランジスタを具備することを特徴とする請求項６に記載の半導体メモリ装置の隔離ゲート制御回路。 - 前記スイッチング部は、
そのソース及びバルクが昇圧レベルに接続され、前記論理部の出力が”ロー”レベルである時にターンオンされ、そのドレインが前記インバータの出力に結びついており、そのドレインを通じて前記隔離ゲート制御信号を発生するＰＭＯＳトランジスタを具備することを特徴とする請求項６に記載の半導体メモリ装置の隔離ゲート制御回路。
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0973776A (ja) * | 1995-09-07 | 1997-03-18 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
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| JPH09167488A (ja) * | 1995-12-18 | 1997-06-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
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