KR100893770B1 - 반도체 메모리 장치의 구동 방법, 반도체 메모리 장치 및이를 포함하는 휴대용 미디어 시스템 - Google Patents

반도체 메모리 장치의 구동 방법, 반도체 메모리 장치 및이를 포함하는 휴대용 미디어 시스템 Download PDF

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Abstract

반도체 메모리 장치의 구동 방법이 제공된다. 반도체 메모리 장치의 구동 방법은 내부 전원 전압 기반의 제1 초기화 신호에 의해 초기화되는 제1 내부 회로를 포함하는 반도체 메모리 장치를 제공하고, 반도체 메모리 장치가 파워 업할 때, 제1 초기화 신호를 생성하고, 반도체 메모리 장치가 딥 파워 다운 모드에 진입할 때, 제1 초기화 신호를 생성하지 않고, 반도체 메모리 장치가 딥 파워 다운 모드에서 퇴장할 때, 제1 초기화 신호를 생성하는 것을 포함한다.
반도체 메모리 장치, 딥 파워 다운 모드, 내부 전원 전압 기반의 초기화 신호

Description

반도체 메모리 장치의 구동 방법, 반도체 메모리 장치 및 이를 포함하는 휴대용 미디어 시스템{Operation method of semiconductor memory device, semiconductor memory device and portable media system comprising the same}
도 1은 종래의 반도체 메모리 장치의 동작을 설명하기 위한 개략적인 타이밍도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작을 설명하기 위한 개략적인 타이밍도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 4는 도 3의 딥 파워 다운 제어부의 동작을 설명하기 위한 타이밍도이다.
도 5는 도 3의 제2 초기화 회로를 설명하기 위한 예시적 회로도이다.
도 6은 도 3의 내부 전원 전압 생성부를 설명하기 위한 예시적 회로도이다.
도 7a는 도 3의 제1 초기화 회로의 예시적 회로도이다.
도 7b는 도 3의 제1 초기화 회로의 다른 예시적 회로도이다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 휴대용 미디어 시스템(portable media system)를 설명하기 위한 개략 블록도이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 메모리 장치 110: 제2 초기화 회로
120: 딥 파워 다운 제어부 130: 내부 전원 전압 생성부
140: 제2 초기화 회로 150: 제1 내부 회로
160: 제2 내부 회로
본 발명은 반도체 메모리 장치의 구동 방법, 반도체 메모리 장치, 이를 포함하는 휴대용 미디어 시스템에 관한 것이다.
반도체 메모리 장치의 내부 회로는 외부 전원 전압이 인가된 후, 초기화 과정을 통해서 설정된 전압 레벨로 초기화된다. 이러한 초기화 과정은 초기화 회로에서 발생되는 초기화 신호에 의해 제어되는데, 주로 초기화 신호는 주로 내부 회로 내에 설치된 래치(latch) 회로의 논리 레벨을 정하는 역할을 한다.
초기화 신호는 파워 업할 때 외부 전원 전압(EVC)의 전압 레벨이 상승함에 따라 일정 레벨까지 전압 레벨이 동반 상승하고, 일정 레벨 이후에는 로우 레벨로 고정되는 제1 초기화 신호와, 내부 전원 전압(IVC)의 전압 레벨이 상승함에 따라 일정 레벨까지 전압 레벨이 동반 상승하고, 일정 레벨 이후에는 로우 레벨로 고정되는 제2 초기화 신호를 포함할 수 있다.
한편, 반도체 메모리 장치(예를 들어, DRAM(Dynamic Random Access Memory))는 스탠 바이 모드에서 데이터를 유지할 필요가 없는 경우, 셀프 리프레시 동작에 필요한 회로를 정지시키거나, 내부 전압의 공급을 중단시켜 소비 전류를 감소시키는 딥 파워 다운(DPD; Deep Power Down) 모드를 사용하게 된다.
도 1은 종래의 반도체 메모리 장치의 동작을 설명하기 위한 개략적인 타이밍도이다.
도 1을 참조하면, 시간 0-t1은 파워 업(power-up) 구간이고, 시간 t1-t2는 정상 동작(normal operation) 구간이고, 시간 t2-t3은 딥 파워 다운 모드 구간이고, 시간 t3 이후에는 다시 정상 동작 구간이다. DPD 동작 구간은 딥 파워 다운 제어 신호(PDPDE)가 하이 레벨로 인에이블되는 구간이다.
내부 전원 전압(IVC) 기반의 제1 초기화 신호(VCCHB_IVC)는 파워 업할 때, 딥 파워 다운 모드 진입시, 딥 파워 다운 모드 퇴장시 발생하고, 외부 전원 전압(EVC) 기반의 제2 초기화 신호(VCCHB_EVC)는 파워 업 할 때 발생한다.
그런데, 시간 t2에서 딥 파워 다운 모드에 들어갈 때 발생하는 제1 초기화 신호(VCCHB_IVC)(도면부호 a 참조)는 내부 회로 내에서 의도하지 않는 누설 전류를 발생시킨다.
본 발명이 이루고자 하는 기술적 과제는, 딥 파워 다운 모드에 진입할 때 발생하는 누설 전류를 최소화하는 반도체 메모리 장치의 구동 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는, 딥 파워 다운 모드에 진입할 때 발생하는 누설 전류를 최소화하는 반도체 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는, 상기 반도체 메모리 장치를 포함하는 휴대용 미디어 시스템을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 반도체 메모리 장치의 구동 방법은 내부 전원 전압 기반의 제1 초기화 신호에 의해 초기화되는 제1 내부 회로를 포함하는 반도체 메모리 장치를 제공하고, 반도체 메모리 장치가 파워 업할 때, 제1 초기화 신호를 생성하고, 반도체 메모리 장치가 딥 파워 다운 모드에 진입할 때, 제1 초기화 신호를 생성하지 않고, 반도체 메모리 장치가 딥 파워 다운 모드에서 퇴장할 때, 제1 초기화 신호를 생성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 반도체 메모리 장치는 반도체 메모리 장치가 파워 업할 때 내부 전원 전압 기반의 제1 초기화 신호를 생성하고, 반도체 메모리 장치가 딥 파워 다운 모드에 진입할 때 제1 초기화 신호를 생성하지 않고, 반도체 메모리 장치가 딥 파워 다운 모드에서 퇴장할 때 제1 초기화 신호를 생성하는 제1 초기화 회로, 및 제1 초기화 신호를 제공받아 초기화되는 제1 내부 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따른 반도체 메모리 장치는 내부 전원 전압의 전압 레벨이 상승함에 따라 일정 레벨까지 전압 레벨 이 동반 상승하고, 일정 레벨 이후에는 로우 레벨로 고정되는 프리 초기화 신호를 제1 노드를 통해서 제공하는 프리 초기화 신호 제공부, 프리 초기화 신호를 버퍼링하여 제2 노드로 제공하는 버퍼부, 및 딥 파워 다운 제어 신호에 응답하여 제1 노드 또는 제2 노드를 로우 레벨로 디스차지하는 디스차지부를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 휴대용 미디어 시스템은 데이터를 처리하는 컨트롤러, 및 컨트롤러로부터 데이터를 받아 저장하는 다수의 반도체 메모리 장치로, 적어도 하나의 반도체 메모리 장치는 파워 업할 때 내부 전원 전압 기반의 제1 초기화 신호를 생성하고, 반도체 메모리 장치를 딥 파워 다운 모드에 진입할 때 제1 초기화 신호를 생성하지 않고, 반도체 메모리 장치가 딥 파워 다운 모드에서 퇴장할 때 제1 초기화 신호를 생성하는 제1 초기화 회로와, 제1 초기화 신호를 제공받아 초기화되는 제1 내부 회로를 포함하는 반도체 메모리 장치를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작을 설명하기 위한 개략적인 타이밍도이다.
도 2를 참조하면, 우선, 시간 0-t1은 파워 업(power-up) 구간이다.
구체적으로, 외부 전원 전압(EVC)이 반도체 메모리 장치에 제공되고, 외부 전원 전압(EVC)의 전압 레벨이 점점 상승한다. 외부 전원 전압(EVC)을 이용하여 생성된 내부 전원 전압(IVC)의 전압 레벨도 점점 상승한다.
내부 전원 전압(IVC) 기반의 제1 초기화 신호(VCCHB_IVC)는 내부 전원 전압(IVC)의 전압 레벨이 상승함에 따라 일정 레벨까지 전압 레벨이 동반 상승하고, 일정 레벨 이후에는 로우 레벨로 고정된다. 또한, 외부 전원 전압(EVC) 기반의 제2 초기화 신호(VCCHB_EVC)는 외부 전원 전압(EVC)의 전압 레벨이 상승함에 따라 일정 레벨까지 전압 레벨이 동반 상승하고, 일정 레벨 이후에는 로우 레벨로 고정된다.
발생된 내부 전원 전압(IVC) 기반의 제1 초기화 신호(VCCHB_IVC)는 제1 내부 회로 내에 설치된 래치 회로를 초기화하고, 외부 전원 전압(EVC) 기반의 제2 초기화 신호(VCCHB_EVC)는 제2 내부 회로 내에 설치된 래치 회로를 초기화할 수 있다. 여기서, 제1 내부 회로는 내부 전원 전압을 기반으로 동작하고, 제2 내부 회로는 외부 전원 전압을 기반으로 동작하는 회로일 수 있으나, 이에 한정되는 것은 아니다.
한편, 본원 발명의 당업자가 인지하는 것과 같이, 본원 발명에서 제1 초기화 신호가 생성된다는 의미는 반드시 하이 레벨로 상승한다는 의미가 아니다. 제1 초기화 신호가 제1 내부 회로를 초기화시킬 수 있는 특정한 상태(예를 들어, 로우 레벨에서 하이레벨로 올라가는 경우, 하이 레벨에서 로우 레벨로 내려가는 경우, 또는 로우 레벨을 유지하는 경우 등)가 되는 것을, 제1 초기화 신호가 생성되었다고 보는 것이 타당하다.
시간 t1-t2는 정상 동작(normal operation) 구간이다.
구체적으로, 외부 전원 전압(EVC)은 계속적으로 공급되고, 내부 전원 전압(IVC) 역시 외부 전원 전압(EVC)을 이용하여 계속적으로 생성되고 있다.
내부 전원 전압(IVC) 기반의 제1 초기화 신호(VCCHB_IVC) 및 외부 전원 전압(EVC) 기반의 제2 초기화 신호(VCCHB_EVC)는 발생되지 않는다.
시간 t2-t3은 DPD 동작 구간이다.
구체적으로, 시간 t2에서 딥 파워 다운 제어 신호(PDPDE)가 하이 레벨로 인에이블되고, 반도체 메모리 장치는 DPD 동작에 들어가게 된다. 그러면, 외부 전원 전압(EVC)은 계속적으로 공급되지만, 내부 전원 전압(IVC)은 생성되지 않으므로, 내부 전원 전압(IVC)의 전압 레벨이 떨어지게 된다. 여기서, 본 발명에서는 내부 전원 전압(IVC) 기반의 제1 초기화 신호(VCCHB_IVC)가 생성되지 않는다. 따라서, 본 발명에서는, 제1 내부 회로 내에서 의도하지 않는 누설 전류를 방지할 수 있으므로, 전류 소모를 감소시킬 수 있다.
다시, 시간 t3 이후에는 다시 정상 동작 구간이다.
구체적으로, 시간 t3에서 딥 파워 다운 제어 신호(PDPDE)가 로우 레벨로 디스에이블되고, 반도체 메모리 장치는 DPD 동작에서 퇴장한다. 그러면, 외부 전원 전압(EVC)을 이용하여 내부 전원 전압(IVC)은 다시 생성되고, 이에 따라 내부 전원 전압(IVC)의 전압 레벨은 다시 올라간다. 여기서, 내부 전원 전압(IVC) 기반의 제1 초기화 신호(VCCHB_IVC)가 발생하게 되어, 제1 내부 회로 내에 설치된 래치 회로의 논리 레벨을 정한다.
정리하면, 내부 전원 전압(IVC) 기반의 제1 초기화 신호(VCCHB_IVC)는 반도체 메모리 장치가 파워 업할 때 생성되고, 딥 파워 다운 모드에 진입할 때는 생성되지 않고, 딥 파워 다운 모드에서 퇴장할 때 생성된다. 외부 전원 전압(EVC) 기반의 제2 초기화 신호(VCCHB_EVC)는 반도체 메모리 장치가 파워 업할 때 생성된다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다. 도 3은 도 2의 반도체 메모리 장치의 구동 방법을 구현하기 위한 블록도를 예시적으로 설명한 것이고, 본 발명이 속하는 당업자에 의해 다양하게 변형 가능하다.
도 3을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치(100)는 제2 초기화 회로(110), 딥 파워 다운 제어부(120), 내부 전원 전압 생성부(130), 제1 초기화 회로(140), 제1 내부 회로(150), 제2 내부 회로(160)를 포함한다.
제2 초기화 회로(110)는 외부 전원 전압(EVC)을 제공받아, 반도체 메모리 장치(100)가 파워 업할 때 외부 전원 전압(EVC) 기반의 제2 초기화 신호(VCCHB_EVC)를 생성한다. 제2 초기화 회로(110)의 예시적 회로도에 대해서는 도 5를 참조하여 자세히 후술한다.
딥 파워 다운 제어부(120)는 외부에서 다수의 제어 신호(DPD_CMD)를 제공받아, 딥 파워 다운 모드로의 진입/퇴장을 지시하는 딥 파워 다운 제어 신호(PDPDE)를 제공한다. 또한, 딥 파워 다운 제어부(120)는 제2 초기화 회로(110)로부터 생성된 제2 초기화 신호(VCCHB_EVC)를 제공받아 초기화될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 딥 파워 다운 제어 신호(PDPDE)이 생성되는 것에 대해서는 도 4의 타이밍도를 참조하여 자세히 후술한다.
내부 전원 전압 생성부(130)는 외부 전원 전압(EVC)을 제공받아 내부 전원 전압(IVC)을 생성한다. 또한, 내부 전원 전압 생성부(130)는 외부 전원 전압(EVC) 기반의 제2 초기화 신호(VCCHB_EVC)에 의해 초기화되고, 딥 파워 다운 제어 신호(PDPDE)를 제공받아 인에이블되거나 디스에이블된다. 내부 전원 전압 생성부(130)의 예시적 회로도에 대해서는 도 6을 참조하여 자세히 후술한다.
제1 초기화 회로(140)는 내부 전원 전압(IVC)을 제공받아, 반도체 메모리 장치(100)가 파워 업할 때 내부 전원 전압(IVC) 기반의 제1 초기화 신호(VCCHB_IVC)를 생성하고, 딥 파워 다운 모드에 진입할 때 제1 초기화 신호(VCCHB_IVC)를 생성하지 않고, 딥 파워 다운 모드에서 퇴장할 때 제1 초기화 신호(VCCHB_IVC)를 생성한다. 특히, 제1 초기화 회로(140)는 딥 파워 다운 제어 신호(PDPDE)를 제공받아, 딥 파워 다운 제어 신호(PDPDE)가 인에이블되는 구간(예를 들어, 하이 레벨인 구간)에서는 제1 초기화 신호(VCCHB_IVC)를 생성하지 않는다. 따라서, 딥 파워 다운 모드에 진입하는 경우에는 제1 초기화 신호(VCCHB_IVC)를 생성하지 않게 되는 것이다. 이러한 제2 초기화 회로(140)의 예시적 회로도에 대해서는 도 7a, 도 7b를 참조하여 자세히 후술한다.
제1 내부 회로(150)는 제1 초기화 신호(VCCHB_IVC)를 제공받아 초기화된다. 여기서, 제1 내부 회로(150)는 내부 전원 전압(IVC)을 제공받아 동작하는 회로일 수 있다.
제2 내부 회로(160)는 제2 초기화 신호(VCCHB_EVC)를 제공받아 초기화된다. 여기서, 제2 내부 회로(160)는 외부 전원 전압(EVC)을 제공받아 동작하는 회로일 수 있다.
도 4는 도 3의 딥 파워 다운 제어부의 동작을 설명하기 위한 타이밍도이다.
도 4를 참조하면, 칩 선택 신호(/CS), 라이트 인에이블 신호(/WE), 클럭 인에이블 신호(CKE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS)는 도 3의 다수의 제어 신호(DPD_CMD)에 대응된다.
칩 선택 신호(/CS), 라이트 인에이블 신호(/WE), 클럭 인에이블 신호(CKE)가 로우 레벨로 천이(transition)되고, 로우 어드레스 스트로브 신호(/RAS)가 하이 레벨로 천이되고, 컬럼 어드레스 스트로브 신호(/CAS)가 하이 레벨에서 머무를 때, 딥 파워 다운 제어 신호(PDPDE)는 인에이블된다. 반도체 메모리 장치는 딥 파워 다운 모드에 진입한다.
다른 신호들(/CS, /WE, /RAS, /CAS)에는 무관하게, 클럭 인에이블 신호(CKE)가 하이 레벨로 천이될 때, 딥 파워 다운 제어 신호(PDPDE)는 디스에이블된다. 반도체 메모리 장치는 딥 파워 다운 모드에서 퇴장한다.
도 4의 타이밍도는 딥 파워 다운 모드로의 진입/퇴장하기 위한 시그널링을 예시한 것에 불과하고, 본 발멸이 속하는 기술의 당업자에 의해 변형 가능한 것은 물론이다. 예를 들어, 라이트 인에이블 신호(/WE), 컬럼 어드레스 스트로브 신호(/CAS)와 같은 몇몇 신호들이 도 4에 도시된 것과 반대되는 논리 레벨을 갖거나, 클럭 인에이블 신호(CKE) 대시 그에 대응하는 다른 신호를 이용할 수도 있다.
도 5는 도 3의 제2 초기화 회로를 설명하기 위한 예시적 회로도이다.
도 5를 참조하면, 제2 초기화 회로(110)는 외부 전원 전압(EVC)의 전압 레벨이 상승함에 따라 일정 레벨까지 전압 레벨이 동반 상승하고, 상기 일정 레벨 이후에는 로우 레벨로 고정되는 프리(pre) 초기화 신호(PVCCHB_EVC)를 제1 노드(N1)를 통해서 제공하는 프리 초기화 신호 제공부(111, 112, 113)와, 프리 초기화 신호(PVCCHB_EVC)를 버퍼링하여 출력하는 버퍼부(115)를 포함한다.
여기서, 프리 초기화 신호 제공부(111, 112, 113)는 외부 전원 전압 노드(EVC)와 접지 전압 노드(VSS) 사이에 커플링된 다수의 저항을 포함하는 제1 저항열(111)과, 외부 전원 전압 노드(EVC)와 제1 노드(N1) 사이에 커플링된 적어도 하나의 저항을 포함하는 제2 저항열(112)과, 제1 노드(N1)와 접지 전압 노드(VSS) 사이에 커플링되고 제1 저항열(111)의 다수의 저항 사이의 소정 노드(N3)에 게이트가 커플링된 NMOS 트랜지스터(113)를 포함한다.
버퍼부(115)는 직렬로 연결된 다수의 인버터를 포함한다. 각 인버터는 외부 전원 전압(EVC)을 이용하여 동작할 수 있다.
동작을 설명하면, 파워 업 구간에서 외부 전원 전압(EVC)의 전압 레벨이 높아지더라도 외부 전원 전압(EVC)이 소정 레벨에 이르기 전에는, NMOS 트랜지스터(113)의 게이트-소오스 사이의 전압이 문턱 전압(Vt) 이상되지 않는다. 따라서, 외부 전원 전압(EVC)이 소정 레벨에 이르기 전까지는 프리 초기화 신호(PVCCHB_EVC)는 외부 전원 전압(EVC)을 따라 동반 상승하고, 외부 전원 전압(EVC)이 소정 레벨 이상이 되어 NMOS 트랜지스터(113)가 턴온되면 프리 초기화 신호(PVCCHB_EVC)는 접지 전압 레벨(로우 레벨)이 된다. 제2 초기화 신 호(VCCHB_EVC)는 프리 초기화 신호(PVCCHB_EVC)를 버퍼링한 신호이므로, 외부 전원 전압(EVC)이 소정 레벨에 이르기 전까지는 외부 전원 전압(EVC)을 따라 동반 상승하고, 외부 전원 전압(EVC)이 소정 레벨 이상이 되면 접지 전압 레벨(로우 레벨)이 된다.
도 6은 도 3의 내부 전원 전압 생성부를 설명하기 위한 예시적 회로도이다.
도 6을 참조하면, 내부 전원 전압 생성부(130)는 NMOS 트랜지스터(131), PMOS 트랜지스터(132), 래치 회로(133), PMOS 트랜지스터(134)를 포함할 수 있다.
동작을 설명하면, 파워 업시에는, 외부 전원 전압(EVC) 기반의 제2 초기화 신호(VCCHB_EVC)가 일시적으로 하이 레벨이 되므로, NMOS 트랜지스터(131)는 턴온되어 제4 노드(N4)를 하이 레벨로 래치시킨다. 이에 따라, PMOS 트랜지스터(134)는 턴온되어 제1 내부 회로(150)로 내부 전원 전압(IVC)을 생성하여 제공하기 시작한다.
이후, 딥 파워 다운 진입시에는, 딥 파워 다운 제어 신호(PDPDE)가 하이 레벨이 되므로, PMOS 트랜지스터(132)가 턴온되어 제4 노드(N4)를 로우 레벨로 만들고, 이에 따라 PMOS 트랜지스터(134)는 턴오프되어 제1 내부 회로(150)에는 내부 전원 전압(IVC)이 제공되지 않는다.
도 7a는 도 3의 제1 초기화 회로의 예시적 회로도이다.
우선 도 7a를 참조하면, 제1 초기화 회로(140a)는 프리 초기화 신호 제공부(141, 142, 143), 버퍼부(145), 디스차지부(148a)를 포함한다.
프리 초기화 신호 제공부(141, 142, 143)는 내부 전원 전압(IVC)의 전압 레 벨이 상승함에 따라 일정 레벨까지 전압 레벨이 동반 상승하고, 상기 일정 레벨 이후에는 로우 레벨로 고정되는 프리(pre) 초기화 신호(PVCCHB_IVC)를 제1 노드(N1)를 통해서 제공한다. 구체적으로, 프리 초기화 신호 제공부(141, 142, 143)는 내부 전원 전압 노드(IVC)와 접지 전압 노드(VSS) 사이에 커플링된 다수의 저항을 포함하는 제1 저항열(141)과, 내부 전원 전압 노드(IVC)와 제1 노드(N1) 사이에 커플링된 적어도 하나의 저항을 포함하는 제2 저항열(142)과, 제1 노드(N1)와 접지 전압 노드(VSS) 사이에 커플링되고 제1 저항열(141)의 다수의 저항 사이의 소정 노드(N3)에 게이트가 커플링된 NMOS 트랜지스터(143)를 포함한다.
버퍼부(145)는 프리 초기화 신호(PVCCHB_IVC)를 버퍼링하여 출력한다. 버퍼부(145)는 직렬로 연결된 다수의 인버터를 포함한다. 각 인버터는 내부 전원 전압(IVC)을 이용하여 동작할 수 있다.
디스차지부(148a)는 딥 파워 다운 제어 신호(PDPDE)에 응답하여 제1 노드(N1)를 로우 레벨(예를 들어, 접지 전압 레벨)로 디스차지한다. 디스차지부(148a)는 제1 노드(N1)와 접지 전압 노드(VSS) 사이에 커플링되고 게이트를 통해서 딥 파워 다운 제어 신호(PDPDE)을 제공받는 NMOS 트랜지스터일 수 있다.
동작을 설명하면, 파워 업 구간에서 내부 전원 전압(IVC)의 전압 레벨이 높아지더라도 내부 전원 전압(IVC)이 소정 레벨에 이르기 전에는, NMOS 트랜지스터(143)의 게이트-소오스 사이의 전압이 문턱 전압(Vt) 이상되지 않는다. 따라서, 내부 전원 전압(IVC)이 소정 레벨에 이르기 전까지는 프리 초기화 신호(PVCCHB_IVC)는 내부 전원 전압(IVC)을 따라 동반 상승하고, 내부 전원 전 압(IVC)이 소정 레벨 이상이 되어 NMOS 트랜지스터(143)가 턴온되면 프리 초기화 신호(PVCCHB_IVC)는 접지 전압 레벨(로우 레벨)이 된다. 제1 초기화 신호(VCCHB_IVC)는 프리 초기화 신호(PVCCHB_IVC)를 버퍼링한 신호이므로, 내부 전원 전압(IVC)이 소정 레벨에 이르기 전까지는 내부 전원 전압(IVC)을 따라 동반 상승하고, 내부 전원 전압(IVC)이 소정 레벨 이상이 되면 접지 전압 레벨(로우 레벨)이 된다.
딥 파워 다운 진입시에는, 딥 파워 다운 제어 신호(PDPDE)가 하이 레벨이 되므로 디스차지부(148a)는 인에이블되어 제1 노드(N1)를 로우 레벨(접지 전압 레벨)로 디스차지한다. 따라서, 내부 전원 전압(IVC) 기반의 제1 초기화 신호(VCCHB_IVC)는 발생되지 않는다.
도 7b는 도 3의 제1 초기화 회로의 다른 예시적 회로도이다.
도 7b를 참조하면, 제1 초기화 회로(140b)는 디스차지부(148b)가 제2 노드(N2)과 접지 전압 노드(VSS) 사이에 커플링된 것을 제외하고, 나머지는 도 7a의 제1 초기회 회로(140a)와 실질적으로 동일한다. 딥 파워 다운 진입시에, 딥 파워 다운 제어 신호(PDPDE)가 하이 레벨이 되므로 디스차지부(148b)는 인에이블되어 제2 노드(N2)를 로우 레벨(접지 전압 레벨)로 디스차지한다. 따라서, 내부 전원 전압(IVC) 기반의 제1 초기화 신호(VCCHB_IVC)는 발생되지 않는다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 휴대용 미디어 시스템(portable media system)를 설명하기 위한 개략 블록도이다. 본 발명의 일 실시예에서는 휴대용 미디어 시스템으로 휴대 전화기를 예로 들었으나, 이에 제한되지 않는다. 즉, 양방향 라디오 커뮤니케이션 시스템(two-way communication system), 일방향 페이저(one way pager), 양방향 페이저(two-way pager), 개인용 커뮤니케이션 시스템(personal communication system), 휴대용 컴퓨터(portable computer), 개인 정보 관리기(PDA; Personal Data Assistance), MP3(MPEG audio layer-3) 플레이어, 디지털 카메라(digital camera) 등의 다른 시스템에도 적용될 수 있음은 자명하다.
도 8을 참조하면, 본 발명의 실시예들에 따른 상변화 메모리 장치를 포함하는 휴대용 미디어 시스템(200)은 컨트롤러(controller; 210), 트랜시버(transceiver; 220), 입출력 장치(I/O device; 230), 다수의 반도체 메모리 장치(100_1, 100_2, 100_3, 100_4)를 포함한다.
컨트롤러(210)는 예를 들어, 마이크로프로세서(microprocessors), 디지털 시그널 프로세서(digital signal processors), 마이크로컨트롤러(microcontrollers) 등이 될 수 있다.
다수의 반도체 메모리 장치(100_1, 100_2, 100_3, 100_4)는 컨트롤러(210)로부터 데이터를 받아 저장한다. 즉, 다수의 반도체 메모리 장치(100_1, 100_2, 100_3, 100_4)는 휴대용 미디어 시스템(200)이 동작하는 동안 컨트롤러(210)에 의해 수행되는 명령을 저장하거나, 데이터를 저장하는 역할을 한다. 다수의 반도체 메모리 장치(100_1, 100_2, 100_3, 100_4)는 하나 이상의 서로 다른 종류의 메모리로 구성될 수 있다. 예를 들어, 다수의 반도체 메모리 장치(100_1, 100_2, 100_3, 100_4)는 적어도 하나의 동적 메모리 장치(DRAM), 플래시 메모리 장치 및/또는 상변화 메모리 장치와 같은 비휘발성 메모리 장치일 수 있다. 여기서, 동적 메모리 장치는 본 발명의 실시예들에 따른 반도체 메모리 장치가 사용될 수 있다.
특히, 휴대용 미디어 시스템(200)은 사용되는 전류의 소모를 최소화하는 것이 중요 과제이다. 따라서, 휴대용 미디어 시스템(200)에 본 발명의 실시예들에 따른 다수의 반도체 메모리 장치(100_1, 100_2, 100_3, 100_4)를 사용함으로써, 딥 파워 다운 모드 진입시 발생할 수 있는 누설 전류를 최대한 줄여 전류 소모를 최소화할 수 있다.
입출력 장치(230)는 사용자의 조작에 의해 메시지가 생성한다. 입출력 장치(230)는 키패드(keypad), 모니터 등을 포함할 수 있다.
휴대용 미디어 시스템(200)은 안테나(미도시)와 연결된 트랜시버(220)를 통해서 무선 통신 방법으로 메시지를 전달하거나, 전달받을 수 있다. 여기서, 휴대용 미디어 시스템(200)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North 20 American Digital Cellular), TDMA(Time Division Multiple Access), ETDMA(Extended TDMA), 3세대 WCDMA(Wideband CDMA), CDMA-2000 등의 프로토콜(protocol)을 이용하여 메시지를 전달하거나, 전달받을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이 며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 메모리 장치의 구동 방법, 반도체 메모리 장치 및 이를 포함하는 휴대용 미디어 시스템에 따르면, 딥 파워 다운 모드에 진입할 때 발생할 수 있는 누설 전류를 최소화할 수 있다.

Claims (20)

  1. 제1 초기화 신호에 의해 초기화되는 제1 내부 회로를 포함하되, 상기 제1 초기화 신호는 내부 전원 전압 기반으로 생성되는 반도체 메모리 장치를 제공하고,
    상기 반도체 메모리 장치는 파워 업할 때, 상기 제1 초기화 신호가 생성되어 상기 제1 내부 회로가 초기화되고,
    상기 반도체 메모리 장치는 딥 파워 다운 모드에 진입할 때, 상기 제1 초기화 신호가 생성되지 않아 상기 제1 내부 회로가 초기화되지 않고,
    상기 반도체 메모리 장치는 딥 파워 다운 모드에서 퇴장할 때, 상기 제1 초기화 신호가 생성되어 상기 제1 내부 회로가 초기화되는 것을 포함하는 반도체 메모리 장치의 구동 방법.
  2. 제 1항에 있어서,
    상기 반도체 메모리 장치는 외부 전원 전압 기반의 제2 초기화 신호에 의해 초기화되는 제2 내부 회로를 더 포함하고,
    상기 반도체 메모리 장치가 파워 업할 때, 상기 제2 초기화 신호가 생성되어 상기 제2 내부 회로가 초기화되는 것을 더 포함하는 반도체 메모리 장치의 구동 방법.
  3. 제 2항에 있어서,
    상기 제1 내부 회로는 상기 내부 전원 전압을 기반으로 동작하고,
    상기 제2 내부 회로는 상기 외부 전원 전압을 기반으로 동작하는 반도체 메 모리 장치의 구동 방법.
  4. 반도체 메모리 장치가 파워 업할 때 내부 전원 전압 기반의 제1 초기화 신호를 생성하고, 상기 반도체 메모리 장치가 딥 파워 다운 모드에 진입할 때 상기 제1 초기화 신호를 생성하지 않고, 상기 반도체 메모리 장치가 딥 파워 다운 모드에서 퇴장할 때 상기 제1 초기화 신호를 생성하는 제1 초기화 회로; 및
    상기 제1 초기화 신호를 제공받아 상기 파워 업할 때와 상기 딥 파워 다운 모드 퇴장시에는 초기화되고, 상기 딥 파워 다운 모드에 진입할 때는 초기화되지 않는 제1 내부 회로를 포함하는 반도체 메모리 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4항에 있어서,
    상기 반도체 메모리 장치가 파워 업할 때 외부 전원 전압 기반의 제2 초기화 신호를 생성하는 제2 초기화 회로를 더 포함하는 반도체 메모리 장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5항에 있어서,
    상기 제2 초기화 신호를 제공받아 상기 파워 업 할 때 초기화되는 제2 내부 회로를 포함하는 반도체 메모리 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6항에 있어서,
    상기 제1 내부 회로는 상기 내부 전원 전압을 기반으로 동작하고,
    상기 제2 내부 회로는 상기 외부 전원 전압을 기반으로 동작하는 반도체 메 모리 장치.
  8. 제 4항에 있어서,
    딥 파워 다운 모드로의 진입/퇴장을 지시하는 딥 파워 다운 제어 신호를 제공하는 딥 파워 다운 제어부와, 외부 전원 전압을 제공받아 내부 전원 전압을 생성하는 내부 전원 전압 생성부를 더 포함하고,
    상기 제1 초기화 회로는 상기 딥 파워 다운 제어 신호와 상기 내부 전원 전압을 제공받아 제1 초기화 신호를 생성하는 반도체 메모리 장치.
  9. 제 8항에 있어서, 상기 제1 초기화 회로는
    상기 내부 전원 전압의 전압 레벨이 상승함에 따라 일정 레벨까지 전압 레벨이 동반 상승하고, 상기 일정 레벨 이후에는 로우 레벨로 고정되는 프리 초기화 신호를 제1 노드를 통해서 제공하는 프리 초기화 신호 제공부와,
    상기 프리 초기화 신호를 버퍼링하여 제2 노드로 제공하는 버퍼부와,
    상기 딥 파워 다운 제어 신호에 응답하여 상기 제1 노드 또는 제2 노드를 로우 레벨로 디스차지하는 디스차지부를 포함하는 반도체 메모리 장치.
  10. 제 9항에 있어서, 상기 프리 초기화 신호 제공부는
    상기 내부 전원 전압 노드와 접지 전압 노드 사이에 커플링된 다수의 저항을 포함하는 제1 저항열과,
    상기 내부 전원 전압 노드와 제1 노드 사이에 커플링된 적어도 하나의 저항을 포함하는 제2 저항열과,
    상기 제1 노드와 상기 접지 전압 노드 사이에 커플링되고, 상기 제1 저항열의 다수의 저항 사이의 소정 노드에 게이트가 커플링된 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 9항에 있어서,
    상기 디스차지부는 상기 제1 노드와 접지 전압 노드 사이에 커플링되고, 게이트를 통해서 상기 딥 파워 다운 제어 신호가 제공되는 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 9항에 있어서,
    상기 디스차지부는 상기 제2 노드와 접지 전압 노드 사이에 커플링되고, 게이트를 통해서 상기 딥 파워 다운 제어 신호가 제공되는 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
  13. 내부 전원 전압의 전압 레벨이 상승함에 따라 일정 레벨까지 전압 레벨이 동반 상승하고, 상기 일정 레벨 이후에는 로우 레벨로 고정되는 프리 초기화 신호를 제1 노드를 통해서 제공하는 프리 초기화 신호 제공부;
    상기 프리 초기화 신호를 버퍼링하여 제2 노드로 제공하는 버퍼부; 및
    상기 딥 파워 다운 제어 신호에 응답하여 상기 제1 노드 또는 제2 노드를 로우 레벨로 디스차지하는 디스차지부를 포함하는 반도체 메모리 장치.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13항에 있어서, 상기 프리 초기화 신호 제공부는
    상기 내부 전원 전압 노드와 접지 전압 노드 사이에 커플링된 다수의 저항을 포함하는 제1 저항열과,
    상기 내부 전원 전압 노드와 제1 노드 사이에 커플링된 적어도 하나의 저항을 포함하는 제2 저항열과,
    상기 제1 노드와 상기 접지 전압 노드 사이에 커플링되고, 상기 제1 저항열의 다수의 저항 사이의 소정 노드에 게이트가 커플링된 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 13항에 있어서,
    상기 디스차지부는 상기 제1 노드와 접지 전압 노드 사이에 커플링되고, 게이트를 통해서 상기 딥 파워 다운 제어 신호를 제공받는 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 13항에 있어서,
    상기 디스차지부는 상기 제2 노드와 접지 전압 노드 사이에 커플링되고, 게이트를 통해서 상기 딥 파워 다운 제어 신호를 제공받는 NMOS 트랜지스터를 포함하 는 반도체 메모리 장치.
  17. 데이터를 처리하는 컨트롤러; 및
    상기 컨트롤러로부터 데이터를 받아 저장하는 다수의 반도체 메모리 장치를 포함하고,
    상기 적어도 하나의 반도체 메모리 장치는, 상기 반도체 메모리 장치가 파워 업할 때 내부 전원 전압 기반의 제1 초기화 신호를 생성하고, 상기 반도체 메모리 장치가 딥 파워 다운 모드에 진입할 때 상기 제1 초기화 신호를 생성하지 않고, 상기 반도체 메모리 장치가 딥 파워 다운 모드에서 퇴장할 때 상기 제1 초기화 신호를 생성하는 제1 초기화 회로와, 상기 제1 초기화 신호를 제공받아 상기 파워 업할 때와 상기 딥 파워 다운 모드 퇴장시에는 초기화되고 상기 딥 파워 다운 모드에 진입할 때는 초기화되지 않는 제1 내부 회로를 포함하는 휴대용 미디어 시스템.
  18. 제 17항에 있어서,
    상기 컨트롤러가 상기 적어도 하나의 반도체 메모리 장치 중 일부의 반도체 메모리 장치만을 사용할 경우, 상기 나머지 반도체 메모리 장치는 딥 파워 다운 모드에 진입되는 휴대용 미디어 시스템.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제 17항에 있어서,
    상기 적어도 하나의 반도체 메모리 장치는 파워 업할 때 외부 전원 전압 기반의 제2 초기화 신호를 생성하는 제2 초기화 회로를 더 포함하는 휴대용 미디어 시스템.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 19항에 있어서,
    상기 적어도 하나의 반도체 메모리 장치는 상기 제2 초기화 신호를 제공받아 상기 파워 업할 때 초기화되는 제2 내부 회로를 더 포함하는 휴대용 미디어 시스템.
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