KR100826649B1

KR100826649B1 - 딥 파워다운 모드 제어 회로

Info

Publication number: KR100826649B1
Application number: KR1020060117156A
Authority: KR
Inventors: 추신호
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-11-24
Filing date: 2006-11-24
Publication date: 2008-05-06
Also published as: TWI341536B; JP5100218B2; US20080123460A1; US7606105B2; JP2008130223A; TW200823922A

Abstract

본 발명은 버스트 커맨드 신호와 클럭 인에이블 신호에 응답하여 딥 파워다운 신호를 출력하는 딥 파워다운 신호 발생부와; 상기 딥 파워다운 신호를 일정 지연시간만큼 지연시켜 출력하는 딥 파워다운 지연 제어부;를 포함하는 딥 파워다운 모드 제어 회로에 관한 것이다.

반도체 메모리, 딥 파워다운모드, 지연회로

Description

딥 파워다운 모드 제어 회로{DEEP POWER DOWN MODE CONTROL CIRCUIT}

도 1 은 종래기술에 의한 딥 파워다운 모드 회로의 블럭도이다.

도 2 는 종래기술에 의한 딥 파워다운 모드 회로의 타이밍도이다.

도 3 은 본 발명에 의한 딥 파워다운 모드 제어 회로의 블럭도이다.

도 4 는 본 발명에 의한 딥 파워다운 모드 신호 지연 제어 회로도이다.

도 5 는 본 발명에 의한 딥 파워다운 모드 진입 시간이 내부 지연시간보다 짧을 경우의 타이밍도이다.

도 6 은 본 발명에 의한 딥 파워다운 모드 진입 시간이 내부 지연시간보다 짧을 경우의 시뮬레이션도이다.

도 7 은 본 발명에 의한 딥 파워다운 모드 진입 시간이 내부 지연시간보다 긴 경우의 타이밍도이다.

도 8 은 본 발명에 의한 딥 파워다운 모드 진입 시간이 내부 지연시간보다 긴 경우의 시뮬레이션도이다.

<도면의 주요부분에 대한 부호의 설명>

10 : DPD 신호 발생부 20 : DPD 신호 지연 제어부

21 : 스위칭부 22 : 인버터

23 : 래치부 24 : 내부 지연부

30 : 내부 전압 발생부 40 : 내부 주변 회로 제어부

50 : 파워업 신호 발생부

본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 딥 파워다운 모드 제어 회로에 관한 것이다.

일반적으로 반도체 메모리 장치는 활성화 상태에서 주변 회로들이 동작하여 데이터를 저장하거나 저장된 데이터를 외부로 출력하고, 대기 상태에서는 불필요한 주변 회로들을 디스에이블시켜 소모되는 전력을 최소화하도록 한다.

특히, 모바일 반도체 메모리는 대기 상태에서의 전류 소모를 줄이기 위해 딥 파워다운 모드가 있다. 딥 파워다운 모드는 파워다운 모드 보다 더 전류를 줄이는 모드로써 외부에서는 디램의 전압이 인가되어도 내부적으로는 파워를 스위치하여 줄이는 기본 동작을 한다.

즉, 반도체 메모리는 장시간 대기 상태에 있게 되면, 대기 상태에서 소모되는 불필요한 전력소모를 줄이기 위해 주변 회로의 동작을 정지시키는 딥 파워다운 모드로 진입한다.

딥 파워다운 모드는 반도체 메모리 장치에서 외부 명령에 의해 제어된다.

반도체 메모리 장치의 외부 신호 핀을 통해 입력된 신호들 버스트 커맨드(BURST COMMAND)와 클럭 인에이블 신호(CKE)의 상태에 따라 클럭 신호에 동기되어 딥 파워다운 모드로 진입(entry)하고 종료(exit)한다.

예를 들어, 버스트 커맨드 신호가 스탑(STOP) 신호, 클럭 인에이블 신호 CKE가 로우 레벨인 경우, 클럭 신호에 동기하여 딥 파워다운 모드로 진입하고, 클럭 인에이블 신호가 하이 레벨로 천이할 때 딥 파워다운 모드를 종료한다.

딥 파워다운 모드로 진입하면, 전원 회로의 일부 회로를 전원 차단하는 방법으로 제어하여 전류 소모를 줄인다.

그런데, 종래에는 딥 파워다운 모드 진입시간이 정해져 있지 않고 종료 후 내부 전압 안정화와 회로 초기화를 위해 200uS라는 시간만 있었다.

이에, 종래에는 딥 파워다운 모드로 진입하고 종료되는 시간이 아주 짧은 경우 내부회로의 초기화에 문제가 있었다.

따라서, 본 발명이 이루고자 하는 기술적 과제 중 하나는 반도체 장치의 스탠바이 전류 소모를 줄이기 위한 딥 파워다운 모드에서 딥 파워다운 모드 진입 시간이 짧더라도 내부회로의 초기화에 필요한 시간을 충분히 보상하는 딥 파워다운 모드 제어 회로를 제공하는 것이다.

또한, 본 발명이 이루고자 하는 기술적 과제 중 하나는 딥 파워다운 모드 시, 내부회로의 초기화에 필요한 시간을 충분히 보상함으로써 반도체 장치를 안정적으로 동작시키는 딥 파워다운 모드 제어 회로를 제공하는 것이다.

또한, 본 발명이 이루고자 하는 기술적 과제 중 하나는 딥 파워다운 모드 종료 후 내부 전압 안정화 시간으로 주어지는 스펙을 내부 지연시간으로 이용하는 딥 파워다운 모드 제어 회로를 제공하는 것이다.

상기와 같은 기술적 과제를 달성하기 위한 본 발명은 버스트 커맨드 신호와 클럭 인에이블 신호에 응답하여 딥 파워다운 신호를 출력하는 딥 파워다운 신호 발생부와; 상기 딥 파워다운 신호를 일정 지연시간만큼 지연시켜 출력하는 딥 파워다운 지연 제어부를 포함한다.

본 발명에서, 상기 딥 파워다운 지연 제어부는 입력되는 딥 파워다운 신호를 일정 지연시간만큼 지연시켜 출력하고, 상기 딥 파워다운 지연신호에 응답하여 딥 파워다운 신호의 활성화 시간을 결정한다.

본 발명에서, 상기 딥 파워다운 지연 제어부는 상기 딥 파워다운 모드 진입 후 종료되는 딥 파워다운 모드 진입 시간이 상기 딥 파워다운 지연시간보다 짧은 경우 상기 딥 파워다운 지연시간이 경과 될 때까지 딥 파워다운 신호를 활성화 신호로 출력한다.

그리고, 본 발명은 버스트 커맨드 신호와 클럭 인에이블 신호에 응답하여 딥 파워다운 신호를 출력하는 딥 파워다운 신호 발생부와; 상기 딥 파워다운 신호 발생부의 출력에 연결되어 상기 딥 파워다운 신호에 따라 활성화 시간을 결정하는 딥 파워다운 지연 제어부;를 포함한다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참고하여 상세히 설명한다.

도 3 은 본 발명에 의한 딥 파워다운 모드 제어 회로의 블럭도이고, 도 4 는 본 발명에 의한 딥 파워다운 모드 신호 지연 제어 회로도이다.

도 3,4에 도시한 바와 같이, 본 발명은 버스트 커맨드 신호(BST)와 클럭 인에이블 신호(CKE)에 응답하여 딥 파워다운 신호(BDPD)를 출력하는 DPD 신호 발생부(10)와, 상기 딥 파워다운 신호를 일정 지연시간만큼 지연시켜 출력하는 DPD 신호 지연 제어부(20)를 포함한다.

상기 DPD 신호 지연 제어부(20)는 상기 DPD 신호(BDPD)를 인버터하여 출력하 는 인버터(22)와, 상기 파워 업 신호(PWRUP)와 DPD 지연신호(DPD_DLY)의 부정 논리합 연산신호에 응답하여 전원전압(VDD)을 상기 인버터(22)로 출력하는 스위칭부(21)와, 상기 인버터(22)의 출력신호와 파워 업 신호(PWRUP)에 응답하여 부정 논리합 연산하고, 상기 부정 논리합 연산신호를 래치하여 출력하는 래치부(23)와, 상기 래치부(23)의 출력신호를 소정의 내부 지연시간만큼 지연시켜 상기 스위칭부로 출력하는 내부 지연부(24)를 포함한다.

상기 래치부(23)의 출력신호(FDPD)는 반도체 메모리의 내부회로에 인가된다. 여기서 상기 내부회로는 반도체 메모리의 내부 전압발생부(30)와, 내부 주변 회로 제어부(40)와, 파워 업 신호 발생부(50) 등을 포함한다.

상기 내부 지연부(24)는 복수의 인버터를 포함하는 인버터 체인(241)으로 구성한다.

위와 같이 구성된 본 발명의 동작을 상세히 설명하면 다음과 같다.

도 5 는 본 발명에 의한 딥 파워다운 모드 진입 시간이 내부 지연시간보다 짧을 경우의 타이밍도이고, 도 6 은 본 발명에 의한 딥 파워다운 모드 진입 시간이 내부 지연시간보다 짧을 경우의 시뮬레이션도이다. 도 7 은 본 발명에 의한 딥 파워다운 모드 진입 시간이 내부 지연시간보다 긴 경우의 타이밍도이고, 도 8 은 본 발명에 의한 딥 파워다운 모드 진입 시간이 내부 지연시간보다 긴 경우의 시뮬레이션도이다.

먼저, 도 3,4 에 도시한 바와 같이 DPD 신호 발생부(10)는 버스트 커맨드 신 호가 스탑(STOP) 신호, 클럭 인에이블 신호 CKE가 로우 레벨인 경우, 클럭 신호에 동기하여 딥 파워다운 모드로 진입하기 위한 신호(FDPD)를 출력한다.

딥 파워다운 모드가 하이(HIGH)로 활성화되면, DPD 신호 지연 제어부(20)는 DPD 신호(BDPD)에 응답하여 상기 DPD 신호(BDPD)를 인버터(22)를 통해 로우(LOW) 신호로 인버터하여 출력한다.

래치부(23)는 상기 인버터(22)의 로우 출력신호와 파워 업 신호(PWRUP)에 응답하여 부정 논리합 연산하여 신호(FDPD)를 출력한다. 여기서, DPD 모드에서의 파워 업 신호(PWRUP)는 로우 신호이므로 래치부(23)의 출력신호(FDPD)는 하이 신호이다.

이어서, 인버터 체인(241)으로 구성된 내부 지연부(24)는 상기 래치부(23)의 출력신호(FDPD)에 응답하여 소정의 내부 지연시간만큼 지연시켜 상기 스위칭부(21)로 DPD 지연신호(DPD_DLY)로 하이 신호를 출력한다.

스위칭부(21)는 상기 DPD 지연신호(DPD_DLY)와 상기 파워 업 신호(PWRUP)의 부정 논리합 연산신호에 응답하여 턴-온되므로 전원전압(VDD)을 상기 인버터(22)로 공급한다.

이때, 딥 파워다운 모드가 비활성화되면 즉 DPD 신호 발생부(10)는 버스트 커맨드 신호(BST)와 클럭 인에이블 신호(CKE)에 응답하여 DPD 신호(BDPD)로 로우 신호를 출력한다.

DPD 신호 지연 제어부(20)는 상기 DPD 신호(BDPD)에 응답하여 상기 DPD 신호(BDPD)를 인버터(22)를 통해 하이 신호로 출력한다.

래치부(23)는 상기 인버터(22)의 하이 출력신호와 파워 업 신호(PWRUP)에 응답하여 부정 논리합 연산하여 출력 신호(FDPD)로 로우 신호를 출력한다.

이어서, 인버터 체인(241)으로 구성된 내부 지연부(24)는 상기 래치부(23)의 출력신호(FDPD)에 응답하여 소정의 내부 지연시간만큼 지연시켜 상기 스위칭부(21)로 DPD 지연신호(DPD_DLY)로 로우 신호를 출력한다.

스위칭부(21)는 상기 DPD 지연신호(DPD_DLY) 로우 신호와 상기 파워 업 신호(PWRUP)의 부정 논리합 연산신호에 응답하여 턴-온되어 전원전압(VDD)을 상기 인버터(22)로 공급하여 동작한다.

도 5,6에 도시한 바와 같이, 상기 동작에서 만약 DPD 모드 진입 후 종료되는 DPD 모드 진입 시간이 상기 DPD 지연시간보다 짧은 경우, 상기 DPD 지연신호(DPD_DLY)가 하이로 가기 전에 DPD 신호(BDPD)는 로우 신호가 된다.

따라서, 상기 스위칭부(21)는 상기 DPD 지연신호(DPD_DLY) 로우 신호와 상기 파워 업 신호(PWRUP) 로우 신호의 부정 논리합 연산신호에 응답하여 턴-오프 되므로 전원전압(VDD)을 상기 인버터(22)로 공급하지 않는다.

즉, 도 5,6에 도시한 바와 같이 DPD 모드 진입 시간(BDPD 하이 구간)이 DPD 지연시간(내부 지연구간)보다 짧은 경우 내부 DPD 신호(FDPD)를 내부 지연시간이 경과 할 때까지 활성화되도록 유지하는 것이다.

또한, 도 7,8에 도시한 바와 같이, 상기 동작에서 만약 DPD 모드 진입 후 종료되는 DPD 모드 진입 시간이 상기 DPD 지연시간보다 긴 경우, 상기 DPD 지연신 호(DPD_DLY)가 하이로 간 이후에도 DPD 신호(BDPD)는 하이로 있기 때문에 내부 FDPD는 외부 DPD 진입시간을 유지하게 된다.

결국, 본 발명은 DPD 진입시간이 얼마이건 간에 딥 파워다운 모드 시간을 설정한 내부 지연시간만큼 유지시킴으로써 DPD 모드 진입 시간이 짧더라도 내부회로의 초기화에 필요한 시간을 충분히 보상한다.

상술한 바와 같이, 본 발명은 반도체 장치의 스탠바이 전류 소모를 줄이기 위한 딥 파워다운 모드에서 딥 파워다운 모드 진입 시간이 짧더라도 내부회로의 초기화에 필요한 시간을 충분히 보상함으로써 반도체 장치를 안정적으로 동작시키는 이점이 있다.

또한, 본 발명은 딥 파워다운 모드 종료 후 내부 전압 안정화 시간으로 주어지는 스펙을 내부 지연시간으로 이용하여 딥 파워다운 모드를 제어함으로써 반도체 소자의 속도를 저하시키지 않고 내부회로의 초기화에 필요한 시간을 충분히 보상한다.

Claims

버스트 커맨드 신호와 클럭 인에이블 신호에 응답하여 딥 파워다운 신호를 출력하는 딥 파워다운 신호 발생부와;

상기 딥 파워다운 신호를 일정 지연시간만큼 지연시켜 출력하는 딥 파워다운 지연 제어부;

를 포함하는 딥 파워다운 모드 제어 회로.
제 1 항에 있어서,

상기 딥 파워다운 지연 제어부는

입력되는 딥 파워다운 신호를 일정 지연시간만큼 지연시켜 출력하고, 상기 딥 파워다운 지연신호에 응답하여 딥 파워다운 신호의 활성화 시간을 결정하는 딥 파워다운 모드 제어 회로.
제 1 항에 있어서,

상기 딥 파워다운 지연 제어부는

상기 딥 파워다운 모드 진입 후 종료되는 딥 파워다운 모드 진입 시간이 상기 딥 파워다운 지연시간보다 짧은 경우 상기 딥 파워다운 지연시간이 경과 될 때 까지 딥 파워다운 신호를 활성화 신호로 출력함을 특징으로 하는 딥 파워다운 모드 제어 회로.
제 1 항에 있어서,

상기 딥 파워다운 지연 제어부는

상기 딥 파워다운 신호를 버퍼링하는 인버터와;

파워 업 신호와 딥 파워다운 지연신호의 부정 논리합 연산신호에 응답하여 전원전압을 상기 인버터로 출력하는 스위칭부와;

상기 인버터의 출력신호와 파워 업 신호에 응답하여 부정 논리합 연산하고, 상기 부정 논리합 연산신호를 래치하여 출력하는 래치부와;

상기 래치부의 출력신호를 일정 지연시간만큼 지연시킨 딥 파워다운 지연신호를 상기 스위칭부로 출력하는 내부 지연부;

를 포함하는 딥 파워다운 모드 제어 회로.
제 4 항에 있어서,

상기 래치부의 출력신호는

반도체 메모리의 내부회로에 인가됨을 특징으로 하는 딥 파워다운 모드 제어 회로.
제 4 항에 있어서,

상기 내부 지연부는 인버터 체인으로 구성함을 특징으로 하는 딥 파워다운 모드 제어 회로.
버스트 커맨드 신호와 클럭 인에이블 신호에 응답하여 딥 파워다운 신호를 출력하는 딥 파워다운 신호 발생부와;

상기 딥 파워다운 신호 발생부의 출력에 연결되어 상기 딥 파워다운 신호에 따라 활성화 시간을 결정하는 딥 파워다운 지연 제어부;

를 포함하는 딥 파워다운 모드 제어 회로.
제 7 항에 있어서,

상기 딥 파워다운 지연 제어부는

입력되는 딥 파워다운 신호를 일정 지연시간만큼 지연시킨 딥 파워다운 지연신호를 출력하고, 상기 딥 파워다운 지연신호에 응답하여 딥 파워다운 신호의 활성화 시간을 결정하는 딥 파워다운 모드 제어 회로.
제 7 항에 있어서,

상기 딥 파워다운 지연 제어부는

상기 딥 파워다운 모드 진입 후 종료되는 딥 파워다운 모드 진입 시간이 상기 딥 파워다운 지연시간보다 짧은 경우 상기 딥 파워다운 지연시간이 경과 될 때까지 딥 파워다운 신호를 활성화 신호로 출력함을 특징으로 하는 딥 파워다운 모드 제어 회로.
제 7 항에 있어서,

상기 딥 파워다운 지연 제어부는

상기 딥 파워다운 신호를 버퍼링하는 인버터와;

파워 업 신호와 딥 파워다운 지연신호의 부정 논리합 연산신호에 응답하여 전원전압을 상기 인버터로 출력하는 스위칭부와;

상기 인버터의 출력신호와 파워 업 신호에 응답하여 부정 논리합 연산하고, 상기 부정 논리합 연산신호를 래치하여 출력하는 래치부와;

상기 래치부의 출력신호를 일정 지연시간만큼 지연시킨 딥 파워다운 지연신호를 상기 스위칭부로 출력하는 내부 지연부;

를 포함하는 딥 파워다운 모드 제어 회로.
제 10 항에 있어서,

상기 래치부의 출력신호는

반도체 메모리의 내부회로에 인가됨을 특징으로 하는 딥 파워다운 모드 제어 회로.
제 10 항에 있어서,

상기 내부 지연부는 인버터 체인으로 구성함을 특징으로 하는 딥 파워다운 모드 제어 회로.