KR20060135232A - 감지 증폭기 구동부의 제어 회로를 갖는 메모리 장치 - Google Patents

감지 증폭기 구동부의 제어 회로를 갖는 메모리 장치 Download PDF

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KR20060135232A
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Abstract

감지 증폭기에 전압을 공급하는 드라이버의 동작시점을 자유로이 조절할 수 있고, 감지 증폭기의 정상 상태 진입 시점을 빠르게 할 수 있는 메모리 장치를 제공한다.
지연시간이 조절가능한 지연부(200, 201, 202, 204)를 이용하여 펄스 폭이 서로 다른 펄스 신호(bsg_n, bsg_p1, bsg_p0)를 이용하여 감지 증폭기의 구동 드라이버를 제어하는 제어 회로를 갖는 메모리 장치를 제공한다.

Description

감지 증폭기 구동부의 제어 회로를 갖는 메모리 장치{Memory device having the controller of a sense amplifier driver}
도 1은 일반적인 감지 증폭기와 그 구동부를 도시한 도면이다.
도 2는 메모리 장치의 감지 증폭기의 구동 능력과 구동 시점을 제어하는 본 발명에 따른 제어 회로의 일 실시예이다.
도 3은 도 2에서 설명한 감지 증폭기 구동부의 제어 장치로부터 출력되는 신호들의 파형도이다.
도 4는 감지 증폭기 구동부를 도시한다.
도 5는 전원공급라인(RTO, SZ)의 전압 변화를 도시한 도면이다.
본 발명은 메모리 장치의 감지 증폭기 구동부를 제어 하는 제어 장치에 관한 것으로, 특히 감지 증폭기 구동부의 구동 능력 및 구동 시점을 제어할 수 있는 감지 증폭기 구동부의 제어 장치에 관한 것이다.
주지된 바와같이, 감지 증폭기는 휘발성 메모리 장치의 필수적인 회로중의 하나로서, 비트 라인(BL, /BL)간의 전압차를 감지하여 증폭하는 기능을 갖는다.
도 1은 일반적인 감지 증폭기와 그 구동부를 도시한 도면이다.
도 1에서, 프라치지부(101)는 프리차지 동작시 감지 증폭기(102)의 전원공급라인(RTO, SZ)을 프리차지 전압(Vblp)로 유지시키는 역할을 한다. 여기서, "bleq"는 프리차지 동작시 하이 레벨로 천이되는 제어신호이다.
풀업 드라이버(11)와 풀다운 드라이버(12)는 액티브 동작시 감지 증폭기(102)를 구동시키는 구동전압(Vcore, Vss)을 감지 증폭기(102)의 전원공급라인(RTO, SZ)으로 공급하는 약할을 한다. 여기서, 제어신호(ctr1, ctr2)는 풀업 및 풀다운 드라이버의 턴온/오프를 제어하는 신호이고, 전압(Vcore)는 메모리 셀 어레이에 공급되는 내부전압이다.
이하, 동작에 대하여 간단히 설명한다.
프리차지 모드시, 전원공급라인(RTO, SZ)는 내부전압(Vcore)의 약 1/2인 프리차지 전압(Vblp)을 유지된다.
다음, 액티브 모드로 진입하면, 제어신호(bleq)는 로우 레벨로 천이되고, 제어신호(ctr1, ctr2)가 하이 레벨로 천이되어 전원공급라인(RTO, SZ)으로 내부전압(Vcore)과 접지전압을 각각 공급하여 감지 증폭기(102)가 동작하도록 한다.
그런데, 종래의 사용된 제어신호(ctr1, ctr2)로는 드라이버(11, 12)의 턴온/오프 시점을 자유로이 선택할 수 없다는 문제점이 있었다.
또한, 메모리 장치의 전원전압(Vdd)보다 낮은 내부전압(Vcore)만을 이용하는 경우, 전원공급라인(RTO)의 전압이 정상 상태에 도달할때까지의 시간이 길어져 감 지 증폭기의 동작 시점이 지연된다는 문제점이 있었다.
본 발명은 전술한 문제점을 해결하기 위한 것으로, 감지 증폭기에 전압을 공급하는 드라이버의 동작시점을 자유로이 조절할 수 있고, 감지 증폭기의 정상 상태 진입 시점을 빠르게 할 수 있는 메모리 장치를 제공한다.
본 발명에 따른 메모리 장치는 제 1 전압공급라인과 제 2 전압공급라인 사이에 배치된 부하 수단과, 제 1 전압과 상기 제 1 전압공급라인 사이에 연결된 제 1 풀업 드라이버와, 제 2 전압과 상기 제 1 전압공급라인 사이에 연결된 제 2 풀업 드라이버와, 접지 전압과 상기 제 2 전압공급라인 사이에 연결된 제 1 풀다운 드라이버와, 상기 제 1 및 제 2 풀업 드라이버와 상기 제 1 풀다운 드라이버의 턴온/오프를 제어하여 상기 제 1 및 제 2 전압공급라인으로 공급되는 전압을 선택하는 제어 수단을 구비한다.
본 발명에서, 제 1 전압은 상기 메모리 장치의 전원전압이고 상기 제 2 전압은 상기 제 1 전압보다 낮은 내부전압이다. 여기서, 상기 부하 수단은 감지 증폭기이다.
본 발명에서, 제어 수단은 액티브 커맨드에 응답하여 인에이블되고 프리차지 커맨드에 응답하여 디스에이블되는 제 1 펄스 폭을 갖는 제 1 펄스를 수신하여 서로 다른 펄스 폭을 갖는 제 2 내지 제 4 펄스 신호를 출력한다. 여기서, 상기 제 2 펄스 신호에 의하여 상기 제 1 풀다운 드라이버의 턴온/오프가 제어되며, 상기 제 3 펄스 신호에 의하여 상기 제 1 풀업 드라이버의 턴온/오프가 제어되며, 상기 제 4 펄스 신호에 의하여 상기 제 2 풀업 드라이버의 턴온/오프가 제어된다. 여기서, 제 2 내지 제 4 펄스 신호의 펄스 폭 각각을 조절하여 상기 제 1 및 제 2 풀업 드라이버와 풀다운 드라이버의 턴온/오프 시간을 제어한다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2는 메모리 장치의 감지 증폭기의 구동 능력과 구동 시점을 제어하는 본 발명에 따른 제어 회로의 일 실시예이다.
도 2에서, 신호(bsgn)는 액티브 커맨드가 인가되면 로우 레벨로 천이하고 프리차지 커맨드시 하이 레벨로 천이하는 로우 펄스 신호로서, 도 2의 구동회로를 인에이블시키는 신호이다(도 5 참조). 따라서, 신호(bsgn)의 로스 펄스 폭은 tRC 와 일치한다.
인버터(21)는 신호(bsgn)를 반전시킨다.
지연부(200)는 인버터(21)의 출력신호를 일정 시간 지연시켜 출력한다. 여기서, 지연부(200)의 지연시간은 조절 가능하다. 버퍼(26)는 지연부(200)의 출력신호를 수신하여 신호(bsg_n)를 출력한다. 후술되겠지만, 신호(bsg_n)에 의하여 감지 증폭기로 접지 전압이 공급된다.
지연부(201)는 인버터(21)의 출력신호를 일정 시간 지연시켜 출력한다. 여기서, 지연부(201)의 지연시간은 조절 가능하다.
지연부(202)는 지연부(201)의 출력신호를 일정 시간 지연시켜 출력한다. 여 기서, 지연부(202)의 지연시간은 조절 가능하다.
지연부(203)는 지연부(202)의 출력신호를 일정 시간 지연시켜 출력한다. 여기서, 지연부(203)의 지연시간은 고정되어 있다.
인버터(22)는 지연부(203)의 출력신호를 반전시킨다.
인버터(22)의 출력신호(NET-3)는 지연부(204)에 인가된다.
지연부(204)는 인버터(22)의 출력신호(NET-3)를 일정 시간 지연시킨다. 여기서, 지연부(204)의 지연 시간은 조절 가능하다.
인버터(23)는 지연부(204)의 출력신호를 반전시킨다.
낸드 게이트(24)는 지연부(200)의 출력신호(NET-1)와 인버터(23)의 출력신호(NET-2)을 수신한다. 낸드 게이트(24)의 출력신호는 버퍼(27)에 의하여 반전된다. 여기서, 버퍼(27)는 인버터로 구현되는 것이 일반적이다. 버퍼(27)의 출력신호(bsg_p1)에 의하여 감지 증폭기로 코아 전압(Vcore)의 전송 여부가 결정된다. 여기서, 코아전압(Vcore)은 메모리 셀 어레이에 공급되는 내부 전압을 나타낸다.
낸드 게이트(25)는 지연부(201)의 출력신호(NET-4)와 인버터(22)의 출력신호(NET-3)을 수신한다. 낸드 게이트(25)의 출력신호는 버퍼(28)에 의하여 반전된다. 여기서, 버퍼(28)는 인버터로 구현되는 것이 일반적이다. 버퍼(28)의 출력신호(bsg_p0)에 의하여 감지 증폭기로 전원전압(Vdd)의 전송 여부가 결정된다. 여기서, 전원전압(Vdd)는 메모리 장치에 공급되는 공급 전압이다. 참고로, 전원전압(Vdd)은 코아전압(Vcore)보다 높은 전위 레벨을 갖는 것이 보통이다.
참고로, 도 2에서 설명한 지연시간이 조절 가능한 지연부(200, 201, 202, 204)는 휴즈와 인버터 체인 등으로 구현 가능하므로 구체적인 실시예는 도시하지 않았다. 당업자는 기존에 개시된 지연 시간의 조절이 가능한 다양한 지연부를 이용하여 본 발명의 실시예에 적용 가능하다.
전술한 바와같이, 도 2의 제어 회로는 액티브 커맨드에 응답하여 인에이블되고 프리차지 커맨드에 응답하여 디스에이블되는 제 1 펄스 폭(tRC 시간)을 갖는 제 1 펄스(bsgb)를 수신하여 제 1 시간동안 지연시키는 제 1 지연부(200)와, 제 1 펄스(bsgb)를 수신하여 제 2시간동안 지연시키는 제 2 지연부(201)와, 제 1 펄스(bsgb)를 수신하여 제 3시간동안 지연시키는 제 3 지연부(201, 202, 203)와, 제 1 펄스(bsgb)를 수신하여 제 4시간동안 지연시키는 제 4 지연부(201, 202, 203, 204)와, 제 2 지연부(201)의 출력신호(NET-4)와 제 3 지연부(201, 202, 203)의 출력신호(NET-3)를 논리 조합하여 제 2 펄스 폭을 갖는 제 2 펄스 신호(bsg_p0)를 출력하는 제 1 논리 조합부(22, 25, 28)와, 제 1 지연부(200)의 출력신호(NET-1)와 제 4 지연부의 출력신호를 논리 조합하여 제 3 펄스 폭을 갖는 제 3 펄스 신호(bsg_p1)를 출력하는 제 2 논리 조합부(23, 24, 27)를 구비한다. 참고로, 제 2 펄스 폭과 제 3 펄스 폭의 합은 제 1 펄스 폭과 동일한 것이 바람직하다(도 3 참조).
도 3은 도 2에서 설명한 감지 증폭기 구동부의 제어 장치로부터 출력되는 신호들의 파형도이다.
도 4는 감지 증폭기 구동부를 도시한다. 도시된 바와같이, 감지 증폭기 구동부는 도 2에서 설명한 제어 장치의 출력신호(bsg_p0, bsg_p1, bsg_n)를 수신한다.
감지 증폭기 구동부는 전원전압(Vdd)과 RTO 단자사이에 연결된 풀업 드라이버(41)와, RTO 단자와 SZ 단자사이에 연결된 프리차지부(410)와, SZ 단자와 접지 전압(Vss)사이에 연결된 풀다운 드라이버(42)와, 코아전압(Vcore)과 RTO 단자사이에 연결된 풀업 드라이버(43)를 구비한다. 감지 증폭기(420)는 RTO 단자와 SZ 단자 사이에 연결되어 있으며, RTO 단자를 통하여 하이 레벨의 구동 전압을 수신하고 SZ 단자를 통하여 로우 레벨의 구동 전압을 수신한다.
도 4의 풀업 드라이버(41, 43)와 풀다운 드라이버(42)는 감지 증폭기(420)의 구동 전압을 공급하며, 프리차지부(410)는 프리차지 동작시(프리차지 동작시 제어신호(bleq)는 하이 레벨로 인에이블된다) RTO 단자와 SZ 단자를 프리차지 전압(Vblp)으로 유지한다. 프리차지 전압(Vblp)는 대략 1/2Vcore이다.
이하, 도 2 내지 4를 참조하여 동작을 설명한다.
도 2에서 알 수 있듯이, 지연부(200)의 지연시간을 조절하여 제어 신호(bsg_n)의 발생 시점을 조절할 수 있다. 제어 신호(bsg_n)는 도 4에 도시된 구동부의 풀다운 드라이버(42)의 턴온/오프를 제어한다. 따라서, 제어 신호(bsg_n)의 발생 시점을 조절하여 감지 증폭기(420)로 접지전압이 공급되는 시점을 제어할 수 있다.
다음, 지연부(201)와 지연부(202)의 지연시간을 각각 조절하여 제어신호(bsg_p0)의 펄스 폭을 조절할 수 있다. 제어신호(bsg_p0)는 도 4에 도시된 구동부의 풀업 드라이버(41)의 턴온/오프를 제어한다. 따라서, 제어 신호(bsg_p0)의 발생 시점과 펄스 폭을 조절하여 감지 증폭기(420)로 전원전압(Vdd)이 공급되는 시점 과 전원전압(Vdd)이 공급되는 시간을 제어할 수 있다.
다음, 지연부(200, 201, 202, 204)의 지연시간을 각각 조절하여 제어신호(bsg_p1)의 펄스 폭을 조절할 수 있다. 제어신호(bsg_p1)는 도 4에 도시된 구동부의 풀업 드라이버(42)의 턴온/오프를 제어한다. 따라서, 제어 신호(bsg_p1)의 발생 시점과 펄스 폭을 조절하여 감지 증폭기(420)로 코아전압(Vdd)이 공급되는 시점과 코아전압(Vdd)이 공급되는 시간을 제어할 수 있다.
이하에서는 도 5를 참조하여 전술한 제어신호(bsg_p0, bsg_p1, bsg_pn)의 기능에 대하여 보다 구체적으로 설명한다.
도 5는 전원공급라인(RTO, SZ)의 전압 변화를 도시한 도면이다.
액티브 커맨드가 인가되기 전까지 도 4에 도시된 감지 증폭기의 RTO 단자와 SZ 단자는 프리차지 전압(Vblp)으로 유지된다(도 5의 (a)).
다음, 액티브 커맨드가 인가되면, 도 3과 같이 펄스 폭인 tRC인 로우 펄스 신호(bsgb)가 인가된다.
도 2의 제어 회로는 펄스 신호(bsgb)를 수신하여 도 3의 파형도를 갖는 제어 신호(bsg_p0, bsg_p1, bsg_pn)를 출력한다.
제어신호(bsg_pn)는 도 4의 풀다운 드라이버(42)를 턴온시킨다. 도 5에 풀다운 드라이버(42)의 턴온으로 인한 감지 증폭기의 SZ 단자의 전압 변화를 도시하였다(도 5의 (b)).
제어 신호(bsg_p0)는 도 4의 풀업 드라이버(41)를 턴온시킨다. 따라서, 전원전압(Vdd)이 RTO 단자로 인가되어 감지 증폭기(420)에 공급된다. 그 결과, 도 5에 도시된 바와같이, RTO 단자의 전압 레벨이 상승된다. 제어 신호(bsg_p0)의 의 라이징 에지는 지연부(201)의 의하여 결정된다. 즉, 지연부(201)의 지연시간을 길게하면 제어 신호(bsg_p0)의 라이징 에지가 늦어지고, 지연부(201)의 지연시간을 짧게하면 제어 신호(bsg_p0)의 라이징 에지가 빨라진다. 이는 결과적으로 감지 증폭기의 증폭 동작 시점과 관련된다.
제어 신호(bsg_p1)는 도 4의 풀업 드라이버(43)를 턴온시킨다. 따라서, 코아전압(Vcore)이 RTO 단자로 인가되어 감지 증폭기(420)에 공급된다. 그 결과, 도 5에 도시된 바와같이, 전원전압(Vdd)을 공급받던 RTO 단자의 전압 레벨은 코아전압(Vcore)으로 다운된다. 여기서, 파형 (c)는 지연부(202)의 지연시간이 0 인 경우를 일예로 나타낸 것이며, (d)는 지연부(202)에서 지연이 초래한 경우를 일예로 나타낸 것이다. 즉, 지연부(202)의 지연시간이 길어질 수록 RTO 단자 전압의 오버슈트가 길어진다.
전술한 바와같이, 본 발명에서는 초기에 코아전압(Vcore)보다 높은 전원전압(Vdd)을 공급한 후, 일정 시간 경과후에 코아전압(Vcore)을 감지 증폭기에 인가하여 정상 동작하도록 한다. 따라서, 전원전압(Vdd) 공급시점과 코아전압(Vcore) 공급 시점을 조절하여 짧은 시간내에 감지 증폭기의 안정적인 동작을 가능하게 한다.
이상에서 알 수 있듯이, 본 발명에서는 감지 증폭기에 인가되는 구동 전압의 종류와 구동 전압의 인가 시점을 선택할 수 있는 제어 장치를 제공함으로써 감지 증폭기가 최적으로 동작 가능하도록 한다.

Claims (13)

  1. 제 1 전압공급라인과 제 2 전압공급라인 사이에 배치된 부하 수단과,
    제 1 전압과 상기 제 1 전압공급라인 사이에 연결된 제 1 풀업 드라이버와,
    제 2 전압과 상기 제 1 전압공급라인 사이에 연결된 제 2 풀업 드라이버와,
    접지 전압과 상기 제 2 전압공급라인 사이에 연결된 제 1 풀다운 드라이버와,
    상기 제 1 및 제 2 풀업 드라이버와 상기 제 1 풀다운 드라이버의 턴온/오프를 제어하여 상기 제 1 및 제 2 전압공급라인으로 공급되는 전압을 선택하는 제어 수단을 구비하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전압은 상기 메모리 장치의 전원전압이고 상기 제 2 전압은 상기 제 1 전압보다 낮은 내부전압인 것을 특징으로 하는 메모리 장치.
  3. 제 2항에 있어서,
    상기 부하 수단은 감지 증폭기인 것을 특징으로 하는 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제어 수단은
    액티브 커맨드에 응답하여 인에이블되고 프리차지 커맨드에 응답하여 디스에이블되는 제 1 펄스 폭을 갖는 제 1 펄스를 수신하여 서로 다른 펄스 폭을 갖는 제 2 내지 제 4 펄스 신호를 출력하는 것을 특징으로 하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 2 펄스 신호에 의하여 상기 제 1 풀다운 드라이버의 턴온/오프가 제어되며,
    상기 제 3 펄스 신호에 의하여 상기 제 1 풀업 드라이버의 턴온/오프가 제어되며,
    상기 제 4 펄스 신호에 의하여 상기 제 2 풀업 드라이버의 턴온/오프가 제어되는 것을 특징으로 하는 메모리 장치.
  6. 제 5항에 있어서,
    상기 제 2 내지 제 4 펄스 신호의 펄스 폭 각각을 조절하여 상기 제 1 및 제 2 풀업 드라이버와 풀다운 드라이버의 턴온/오프 시간을 제어하는 것을 특징으로 하는 메모리 장치.
  7. 제 5항에 있어서,
    상기 부하 수단은 감지 증폭기이고,
    상기 제 1 전압은 상기 메모리 장치의 전원전압이고 상기 제 2 전압은 상기 제 1 전압보다 낮은 내부전압이고,
    상기 제 1 풀다운 드라이버를 턴온시켜 상기 제 2 전압공급라인을 접지 전압과 연결시킨 상태에서, 상기 제 1 풀업 드라이버를 턴온시켜 상기 제 1 전압공급라인의 전압 레벨을 상승시킨 후, 상기 제 2 풀업 드라이버를 턴온시켜 상기 제 1 전압공급라인의 전압을 상기 제 2 전압과 일치시키는 것을 특징으로 하는 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제어 수단은
    액티브 커맨드에 응답하여 인에이블되고 프리차지 커맨드에 응답하여 디스에이블되는 제 1 펄스 폭을 갖는 제 1 펄스를 수신하여 제 1 시간동안 지연시키는 제 1 지연부와,
    상기 제 1 펄스를 수신하여 제 2시간동안 지연시키는 제 2 지연부와,
    상기 제 1 펄스를 수신하여 제 3시간동안 지연시키는 제 3 지연부와,
    상기 제 1 펄스를 수신하여 제 4시간동안 지연시키는 제 4 지연부와,
    상기 제 2 지연부의 출력신호와 상기 제 3 지연부의 출력신호를 논리 조합하여 제 2 펄스 폭을 갖는 제 2 펄스 신호를 출력하는 제 1 논리 조합부와,
    상기 제 1 지연부의 출력신호와 상기 제 4 지연부의 출력신호를 논리 조합하여 제 3 펄스 폭을 갖는 제 3 펄스 신호를 출력하는 제 2 논리 조합부를 구비하며,
    상기 제 1 지연부의 출력신호와 상기 제 1 및 제 2 논리 조합부의 출력신호 를 이용하여 상기 제 1 및 제 2 풀업 드라이버와 상기 제 1 풀다운 드라이버의 턴온/오프를 제어하는 것을 특징으로 하는 메모리 장치.
  9. 제 8항에 있어서,
    상기 제 2 펄스 폭과 상기 제 3 펄스 폭의 합은 상기 제 1 펄스 폭과 동일한 것을 특징으로 하는 메모리 장치.
  10. 제 9항에 있어서,
    상기 제 1 지연부의 출력신호는 상기 제 1 풀다운 드라이버의 턴온/오프를 제어하며,
    상기 제 1 논리 조합부의 출력신호는 상기 제 1 풀업 드라이버의 턴온/오프를 제어하며,
    상기 제 2 논리 조합부의 출력신호는 상기 제 2 풀업 드라이버의 턴온/오프를 제어하는 것을 특징으로 하는 메모리 장치.
  11. 제 10항에 있어서,
    상기 부하 수단은 감지 증폭기이고,
    상기 제 1 전압은 상기 메모리 장치의 전원전압이고 상기 제 2 전압은 상기 제 1 전압보다 낮은 내부전압이고,
    상기 제 1 풀다운 드라이버를 턴온시켜 상기 제 2 전압공급라인을 접지 전압 과 연결시킨 상태에서, 상기 제 1 풀업 드라이버를 턴온시켜 상기 제 1 전압공급라인의 전압 레벨을 상승시킨 후, 상기 제 2 풀업 드라이버를 턴온시켜 상기 제 1 전압공급라인의 전압을 상기 제 2 전압과 일치시키는 것을 특징으로 하는 메모리 장치.
  12. 제 10 항에 있어서,
    상기 제 1 지연부의 출력신호를 인에이블시킨 상태에서, 상기 제 1 논리 조합부의 출력신호를 상기 제 2 펄스 폭동안 인에이블시킨 다음 상기 제 2 논리 조합부의 출력신호를 상기 제 3 펄스 폭동안 인에이블시키키는 것을 특징으로 하는 메모리 장치.
  13. 제 8항에 있어서,
    상기 제 1 펄스 폭은 tRC 와 일치하는 것을 특징으로 하는 메모리 장치.
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* Cited by examiner, † Cited by third party
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US9269420B2 (en) 2013-06-27 2016-02-23 Samsung Electronics Co., Ltd. Semiconductor memory device and sense amplifier control method thereof

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