JP2012128925A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置10は、外部電位VDDを降圧することによって内部電圧VPERDを生成し、電源配線L1へ供給するVPERD生成回路2aと、接地電圧が供給される接地配線と電源配線L1との間に接続されたスイッチ52と、スイッチ52の開閉制御を行うワンショット信号生成部51とを備え、ワンショット信号生成部51は、VPERD生成回路2aによる内部電圧VPERDの開始と同期してスイッチ52を導通させる。
【選択図】図2
Description
2a VPERD生成回路
3 VPERI2生成回路部
3a VPERI2生成回路
7 DLL回路
8 クロックツリー
10 半導体装置
11 メモリセルアレイ
12 ロウデコーダ
13 カラムデコーダ
14 センス回路
15 アンプ回路
16 入出力回路
20 アクセス制御回路
21 アドレス端子
22 コマンド端子
23 クロックイネーブル端子
24 クロック端子
25 データ端子
31〜34 電源端子
50 VPRED安定化促進回路
51,56 ワンショット信号生成部
52,57 スイッチ
53 抵抗素子
55 VPERI2安定化促進回路
100 電源回路
A1 差動アンプ
D1 遅延回路
I1〜I5 インバータ
IT1,IT2 入力端子
L1,L2 第1の電源配線
LCLK 内部クロック信号
NA1 NAND回路
NO1 NOR回路
OS ワンショット信号
OT1 出力端子
PDS パワーダウン信号(起動信号の反転信号)
T1〜T3 P型チャネルMOSトランジスタ
T4〜T8 N型チャネルMOSトランジスタ
VDD 外部電位(第1の外部電源電圧)
VPP,VPERI,VPERI2,VPERD,VARY 内部電圧
VREF リファレンス電圧
VSS 接地電位(第2の外部電源電圧)
WUO ウエイクアップオフ信号
Claims (8)
- 第1の外部電源電圧を降圧することによって内部電圧を生成し、第1の電源配線へ供給する内部電圧生成回路と、
前記内部電圧の目標電圧より低い第2の外部電源電圧が供給される第2の電源配線と前記第1の電源配線との間に接続されたスイッチと、
前記スイッチの開閉制御を行うスイッチ制御回路とを備え、
前記スイッチ制御回路は、前記内部電圧生成回路による前記内部電圧の生成開始に応じて前記スイッチを導通させる
ことを特徴とする半導体装置。 - 前記スイッチ制御回路は、前記スイッチを導通させてから所定時間が経過した後、前記スイッチを非導通にする
ことを特徴とする請求項1に記載の半導体装置。 - 前記内部電圧生成回路は、所与の起動信号の活性化に応じて前記内部電圧の生成を開始するよう構成され、
前記スイッチ制御回路は、前記起動信号の活性化に応じて前記所定時間にわたり活性化されるワンショット信号を生成して前記スイッチに供給し、
前記スイッチは、前記ワンショット信号が活性化されている場合に導通し、前記ワンショット信号が非活性化されている場合に非導通となる
ことを特徴とする請求項2に記載の半導体装置。 - 前記内部電圧生成回路は、
前記第1の外部電源電圧が供給される第3の電源配線と、前記第1の電源配線との間に接続されたドライバトランジスタと、
前記目標電圧が供給される第1の入力端子と、前記第1の電源配線に接続される第2の入力端子と、前記ドライバトランジスタの制御端子に接続される出力端子とを有し、前記第2の入力端子の電圧が前記第1の入力端子の電圧と等しくなるよう前記出力端子の電位を制御する差動アンプと、
前記差動アンプのコモンソースと前記接地配線との間に接続された電流供給トランジスタとを有し、
前記電流供給トランジスタは、前記起動信号が活性化されている場合に導通し、前記起動信号が非活性化されている場合に非導通となる
ことを特徴とする請求項3に記載の半導体装置。 - 前記スイッチ制御回路は、前記半導体装置がテストモードにある場合、前記ワンショット信号の生成を行わない
ことを特徴とする請求項3又は4に記載の半導体装置。 - 前記所定時間は、前記内部電圧の安定化時間より短い時間に設定される
ことを特徴とする請求項2乃至5のいずれか一項に記載の半導体装置。 - 前記スイッチは、トランジスタによって構成される
ことを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。 - 前記スイッチと直列に接続された抵抗素子をさらに備える
ことを特徴とする請求項7に記載の半導体装置。
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