JP2015195068A - 半導体装置 - Google Patents

Abstract

【課題】電源電位の変動を防止する。
【解決手段】負荷回路８０に接続された電源配線ＶＬ１と、電源配線ＶＬ２に現れる電源電位ＶＰＥＲＩとリファレンス電位ＶＰＥＲＩＲとを比較することによってドライブ電位ＤＲＶＧ１を生成するアンプ回路７１と、ドライブ電位ＤＲＶＧ１に応じて電源配線ＶＬ１とＶＬ２を駆動するメインドライバＭＤ及びダミードライバＤＤと、電源配線ＶＬ２に接続されたダミー負荷回路８０Ｄとを備える。ダミー負荷回路８０Ｄ及びダミードライバＤＤは、アクティブ信号ＡＣＴＯＮに応答して活性化され、負荷回路８０及びメインドライバＭＤは、リード信号ＲＥＡＤＯＮに応答して活性化される。負荷回路の消費電流が増大しても電源電位が大きく低下することはなく、安定したレベルの電源電位を供給することが可能となる。
【選択図】図２

Description

本発明は半導体装置に関し、特に、負荷回路に電源電位を供給する電源回路を備えた半導体装置に関する。

多くの半導体装置には、負荷回路に安定した電源電位を供給するための電源回路が備えられている。電源回路は、電源配線を駆動するドライバを備え、負荷回路における消費電流の増大によって電源電位が低下するとドライバの駆動能力が上昇する。これにより、低下した電源電位を所望のレベルに復帰させることができる。

しかしながら、電源回路には所定の応答速度が存在することから、電源電位が低下してから所望のレベルに復帰するまでには、ある程度の時間が必要である。ここで、特許文献１には、応答速度が高められた電源回路が提案されている。

特開２０１２−９９１９９号公報

特許文献１に記載された電源回路は、従来の電源回路と比べて応答速度が改善されているものの、負荷回路の消費電流が増大した後、一時的に電源電位が大きく低下することは避けられない。

本発明の一側面による半導体装置は、負荷回路に接続された電源配線と、前記電源配線に現れる電源電位とリファレンス電位とを比較することによってドライブ電位を生成するアンプ回路と、前記ドライブ電位に応じて前記電源配線を駆動するメインドライバ及びダミードライバと、前記電源配線に接続されたダミー負荷回路と、を備え、前記ダミー負荷回路及び前記ダミードライバは、第１の制御信号に応答して活性化され、前記負荷回路及び前記メインドライバは、前記第１の制御信号とは異なる第２の制御信号に応答して活性化されることを特徴とする。

本発明の他の側面による半導体装置は、負荷回路に接続された第１の電源配線と、ダミー負荷回路に接続された第２の電源配線と、前記第２の電源配線に現れる電源電位とリファレンス電位とを比較することによって第１のドライブ電位を生成する第１のアンプ回路と、前記第１の電源配線に現れる電源電位とリファレンス電位とを比較することによって第２のドライブ電位を生成する第２のアンプ回路と、前記第１のドライブ電位に応じて前記第１の電源配線を駆動するメインドライバと、前記第１のドライブ電位に応じて前記第２の電源配線を駆動するダミードライバと、前記第２のドライブ電位に応じて前記第１の電源配線を駆動するサブドライバと、を備え、第１の期間においては、前記サブドライバが活性化される一方、前記メインドライバ、前記ダミードライバ、前記負荷回路及び前記ダミー負荷回路が非活性化され、前記第１の期間に続く第２の期間おいては、前記サブドライバ、前記ダミードライバ及び前記ダミー負荷回路が活性化される一方、前記負荷回路及び前記メインドライバが非活性化され、前記第２の期間に続く第３の期間おいては、前記サブドライバ、前記ダミードライバ、前記メインドライバ、前記負荷回路及び前記ダミー負荷回路が活性化されることを特徴とする。

本発明によれば、負荷回路の消費電流が増大しても電源電位が大きく低下することはなく、安定したレベルの電源電位を供給することが可能となる。

本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。 電源回路４６の回路図である。 アンプ回路７１の回路図である。 ダミー負荷回路８０Ｄの第１の回路例である。 ダミー負荷回路８０Ｄの第２の回路例である。 半導体装置１０の動作を説明するための動作波形図である。 比較例による電源回路４６の回路図である。 比較例による電源回路４６を用いた場合における半導体装置１０の動作を説明するための動作波形図である。 第１の変形例による電源回路４６の回路図である。 第２の変形例による電源回路４６の回路図である。 第３の変形例による電源回路４６の回路図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。

本実施形態による半導体装置１０は、１つの半導体チップに集積されたＤＤＲ４（Double Data Rate 4）型のＤＲＡＭ（Dynamic Random Access Memory）であり、図１に示すように、ｎ＋１個のバンクに分割されたメモリセルアレイ１１を備えている。バンクとは個別にコマンドを実行可能な単位であり、バンク間においては基本的に非排他的な動作が可能である。

メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してデータコントローラ１５に接続される。データコントローラ１５にはメインアンプや検証回路などが含まれており、ＦＩＦＯ回路１６を介してデータ入出力回路１７に接続される。データ入出力回路１７は、データ入出力端子２１を介してデータの入出力を行う回路ブロックである。

半導体装置１０にはデータ入出力端子２１の他に、外部端子としてストローブ端子２２，２３、クロック端子２４，２５、クロックイネーブル端子２６、アドレス端子２７、コマンド端子２８、アラート端子２９、電源端子３０，３１、データマスク端子３２、ＯＤＴ端子３３などが設けられている。

ストローブ端子２２，２３は、それぞれ外部ストローブ信号ＤＱＳＴ，ＤＱＳＢを入出力するための端子である。外部ストローブ信号ＤＱＳＴ，ＤＱＳＢは相補の信号であり、データ入出力端子２１を介して入出力されるデータの入出力タイミングを規定する。具体的には、データの入力時、つまりライト動作時においては、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢがストローブ回路１８に供給され、ストローブ回路１８はこれらに基づいてデータ入出力回路１７の動作タイミングを制御する。これにより、データ入出力端子２１を介して入力されるライトデータは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してデータ入出力回路１７に取り込まれる。一方、データの出力時、つまりリード動作時においては、ストローブコントローラ１９によってストローブ回路１８の動作が制御される。これにより、データ入出力回路１７からは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してリードデータが出力される。

クロック端子２４，２５は、それぞれ外部クロック信号ＣＫ、／ＣＫが入力される端子である。入力された外部クロック信号ＣＫ，／ＣＫは、クロックジェネレータ４０に供給される。本明細書において信号名の先頭に「／」が付されている信号は、ローアクティブな信号又は対応する信号の反転信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロックジェネレータ４０は、クロックイネーブル端子２６を介して入力されるクロックイネーブル信号ＣＫＥに基づいて活性化され、内部クロック信号ＩＣＬＫを生成する。また、クロック端子２４，２５を介して供給された外部クロック信号ＣＫ、／ＣＫは、ＤＬＬ回路４１にも供給される。ＤＬＬ回路４１は、外部クロック信号ＣＫ、／ＣＫに基づいて位相制御された出力クロック信号ＬＣＬＫを生成する回路である。出力クロック信号ＬＣＬＫは、データ入出力回路１７によるリードデータの出力タイミングを規定するタイミング信号として用いられる。

アドレス端子２７は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、ロウコントロール回路５０、カラムコントロール回路６０、モードレジスタ４２、コマンドデコーダ４３などに供給される。ロウコントロール回路５０は、アドレスバッファ５１やリフレッシュカウンタ５２などを含む回路ブロックであり、ロウアドレスに基づいてロウデコーダ１２を制御する。また、カラムコントロール回路６０は、アドレスバッファ６１やバーストカウンタ６２などを含む回路ブロックであり、カラムアドレスに基づいてカラムデコーダ１３を制御する。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤがモードレジスタ４２に供給され、これによってモードレジスタ４２の内容が更新される。

コマンド端子２８は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、パリティ信号ＰＲＴＹ及びリセット信号ＲＳＴなどが供給される端子である。これらのコマンド信号ＣＭＤはコマンドデコーダ４３に供給され、コマンドデコーダ４３はこれらコマンド信号ＣＭＤに基づいて内部コマンドＩＣＭＤを生成する。内部コマンド信号ＩＣＭＤはコントロールロジック回路４４及び電源回路４６に供給される。コントロールロジック回路４４は、内部コマンド信号ＩＣＭＤに基づいて、ロウコントロール回路５０、カラムコントロール回路６０、データコントローラ１５などの動作を制御する。

コマンドデコーダ４３には、図示しない検証回路が含まれている。検証回路は、パリティ信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証し、その結果、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤに誤りが存在する場合には、コントロールロジック回路４４及び出力回路４５を介してアラート信号ＡＬＲＴを出力する。アラート信号ＡＬＲＴはアラート端子２９を介して外部に出力される。

電源端子３０，３１は、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子３０，３１を介して供給された電源電位ＶＤＤ，ＶＳＳは、電源回路４６に供給される。電源回路４６は、電源電位ＶＤＤ，ＶＳＳに基づき、各種内部電位を生成する回路ブロックである。電源回路４６によって生成される内部電位としては、昇圧電位ＶＰＰ、電源電位ＶＰＥＲＩ、アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦなどが含まれる。昇圧電位ＶＰＰは電源電位ＶＤＤを昇圧することによって生成され、電源電位ＶＰＥＲＩ、アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦは電源電位ＶＤＤを降圧することによって生成される。

昇圧電位ＶＰＰは、主にロウデコーダ１２において用いられる電位である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電位ＶＡＲＹは、主にセンス回路１４において用いられる電位である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。電源電位ＶＰＥＲＩは、ロウコントロール回路５０、カラムコントロール回路６０などの大部分の周辺回路の動作電位として用いられる。これら周辺回路の動作電位として電源電位ＶＤＤよりも電圧の低い電源電位ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。後述するように、電源回路４６による電源電位ＶＰＥＲＩの駆動能力は、内部コマンド信号ＩＣＭＤに応じて変化する。また、基準電位ＶＲＥＦは、データ入出力回路１７において用いられる電位である。

データマスク端子３２及びＯＤＴ端子３３は、それぞれデータマスク信号ＤＭ及び終端信号ＯＤＴが供給される端子である。データマスク信号ＤＭ及び終端信号ＯＤＴはデータ入出力回路１７に供給される。データマスク信号ＤＭは、ライトデータの一部をマスクする場合に活性化される信号であり、終端信号ＯＤＴはデータ入出力回路１７に含まれる出力バッファを終端抵抗器として使用する場合に活性化される信号である。

以上が本実施形態による半導体装置１０の全体構造である。

図２は電源回路４６の回路図であり、電源電位ＶＰＥＲＩを生成する回路部分を示している。

図２に示すように、本実施形態による電源回路４６は、電源配線ＶＬ２に現れる電源電位ＶＰＥＲＩとリファレンス電位ＶＰＥＲＩＲとを比較することによって、ドライブ電位ＤＲＶＧ１を生成するアンプ回路７１と、電源配線ＶＬ１に現れる電源電位ＶＰＥＲＩとリファレンス電位ＶＰＥＲＩＲとを比較することによって、ドライブ電位ＤＲＶＧ２を生成するアンプ回路７２と、ドライブ電位ＤＲＶＧ１に応じて電源配線ＶＬ１を駆動するメインドライバＭＤと、ドライブ電位ＤＲＶＧ１に応じて電源配線ＶＬ２を駆動するダミードライバＤＤと、ドライブ電位ＤＲＶＧ２に応じて電源配線ＶＬ１を駆動するサブドライバＳＤとを備えている。リファレンス電位ＶＰＥＲＩＲは、電源電位ＶＰＥＲＩの目標値である。電源配線ＶＬ１と電源配線ＶＬ２は、接続されることなく互いに分離している。

メインドライバＭＤ、サブドライバＳＤ及びダミードライバＤＤは、いずれもＰチャンネル型のＭＯＳトランジスタからなり、そのソースにはそれぞれＰチャンネル型の選択トランジスタＳＥＬＭ，ＳＥＬＳ，ＳＥＬＤを介して電源電位ＶＤＤが供給される。メインドライバＭＤの駆動能力は、サブドライバＳＤ及びダミードライバＤＤの駆動能力よりも大きく設計されている。メインドライバＭＤの駆動能力は、電源配線ＶＬ１に接続される負荷回路８０が必要とする消費電流Ｉｍに応じて設計される一方、ダミードライバＤＤの駆動能力は、メインドライバＭＤの駆動能力の例えば１／１００程度に設計される。また、サブドライバＳＤの駆動能力は、スタンバイ状態において電源配線ＶＬ１のレベルを電源電位ＶＰＥＲＩに維持するのに必要な能力に設計される。

負荷回路８０は、図１に示した各種の周辺回路のうち、リードコマンドに応答して活性化される回路ブロックに相当する。このような回路ブロックとしては、データコントローラ１５、ＦＩＦＯ回路１６、データ入出力回路１７などが該当し、リード信号ＲＥＡＤＯＮによって活性化される。

各ドライバＭＤ，ＳＤ，ＤＤの駆動能力は、トランジスタのチャネル幅によって決定される。したがって、ダミードライバＤＤの駆動能力をメインドライバＭＤの駆動能力の１／１００とするためには、ダミードライバＤＤを構成するトランジスタのチャネル幅をＷとした場合、メインドライバＭＤを構成するトランジスタのチャネル幅をＷ×１００に設計すればよい。或いは、チャネル幅がＷであるトランジスタを１００個並列接続することによってメインドライバＭＤを構成することも可能である。

メインドライバＭＤ及びダミードライバＤＤのゲート電極には、ドライブ電位ＤＲＶＧ１が供給される。これにより、メインドライバＭＤ及びダミードライバＤＤによる電源配線ＶＬ１，ＶＬ２の駆動能力は、ドライブ電位ＤＲＶＧ１に応じて制御される。一方、サブドライバＳＤのゲート電極には、ドライブ電位ＤＲＶＧ２が供給される。これにより、サブドライバＳＤによる電源配線ＶＬ１の駆動能力は、ドライブ電位ＤＲＶＧ２に応じて制御される。

選択トランジスタＳＥＬＭ，ＳＥＬＳ，ＳＥＬＤは、それぞれリード信号ＲＥＡＤＯＮ、アクティブ信号ＡＣＴＯＮ及びパワーダウン信号ＰＤＢによってオンする。リード信号ＲＥＡＤＯＮは、外部からリードコマンドが発行された場合にハイレベルとなる内部コマンド信号ＩＣＭＤの一種である。また、アクティブ信号ＡＣＴＯＮは、外部からアクティブコマンドが発行された場合にハイレベルとなる内部コマンド信号ＩＣＭＤの一種である。さらに、パワーダウン信号ＰＤＢは、外部からパワーダウンコマンドが発行された場合にローレベルとなる内部コマンド信号ＩＣＭＤの一種である。

選択トランジスタＳＥＬＭ，ＳＥＬＳ，ＳＥＬＤの駆動能力は、メインドライバＭＤ、サブドライバＳＤ及びダミードライバＤＤの駆動能力と一致している。したがって、ダミードライバＤＤを構成するトランジスタのチャネル幅がＷであれば、選択トランジスタＳＥＬＤのチャネル幅についてもＷとすればよい。同様に、メインドライバＭＤを構成するトランジスタのチャネル幅がＷ×１００であれば、選択トランジスタＳＥＬＭのチャネル幅についてもＷ×１００とすればよい。

図２に示すように、電源回路４６にはダミー負荷回路８０Ｄがさらに備えられている。ダミー負荷回路８０Ｄは、アクティブ信号ＡＣＴＯＮによって活性化されると、電源配線ＶＬ２を介してダミー消費電流Ｉｄを流す。ダミー消費電流Ｉｄは、活性化時における負荷回路８０の消費電流Ｉｍと比例する電流である。消費電流Ｉｍとダミー消費電流Ｉｄの比については特に限定されないが、メインドライバＭＤの駆動能力とダミードライバＤＤの駆動能力の比とほぼ一致するように設計することが好ましい。したがって、メインドライバＭＤを構成するトランジスタのチャネル幅がＷ×１００であり、ダミードライバＤＤを構成するトランジスタのチャネル幅がＷである場合、
Ｉｍ＝Ｉｄ×１００
に設計すればよい。

図３は、アンプ回路７１の回路図である。

図３に示すように、アンプ回路７１は、差動形式に接続されたＮチャンネル型ＭＯＳトランジスタＭ４，Ｍ５と、定電流源として機能するＮチャンネル型ＭＯＳトランジスタＭ６と、カレントミラー回路ＣＭ１〜ＣＭ４とを備える。アンプ回路７１には、アクティブ信号ＡＣＴＯＮが入力され、これがハイレベルである場合にはトランジスタＮ１がオンし、トランジスタＮ２，Ｐ１〜Ｐ３がオフすることによってアンプ回路７１が活性化される。一方、アクティブ信号ＡＣＴＯＮがローレベルである場合にはトランジスタＮ１がオフし、トランジスタＮ２，Ｐ１〜Ｐ３がオンすることによってアンプ回路７１が非活性化される。

カレントミラー回路ＣＭ１は、Ｐチャンネル型ＭＯＳトランジスタＭ３を入力側、Ｐチャンネル型ＭＯＳトランジスタＭ２，Ｍ８を出力側とする回路であり、これらトランジスタＭ３，Ｍ２，Ｍ８のゲート電極はトランジスタＭ３のドレインに共通接続されている。トランジスタＭ３，Ｍ２，Ｍ８のソースには電源電位ＶＤＤが供給される。かかる構成により、トランジスタＭ２，Ｍ８にはトランジスタＭ３に流れる入力電流に比例した出力電流が流れることになる。トランジスタＭ３に流れる入力電流は、トランジスタＭ５に流れる電流に等しい。例えば、トランジスタＭ３，Ｍ８，Ｍ２のサイズ比は１：１：１−ｋ（ｋ＜１）である。

カレントミラー回路ＣＭ２は、Ｐチャンネル型ＭＯＳトランジスタＭ１を入力側、Ｐチャンネル型ＭＯＳトランジスタＭ７を出力側とする回路であり、これらトランジスタＭ１，Ｍ７のゲート電極はトランジスタＭ１のドレインに共通接続されている。トランジスタＭ１，Ｍ７のソースには電源電位ＶＤＤが供給される。かかる構成により、トランジスタＭ７にはトランジスタＭ１に流れる入力電流に比例した出力電流が流れることになる。また、トランジスタＭ１のドレインには、カレントミラー回路ＣＭ１を構成するトランジスタＭ２のドレインが接続されている。このため、トランジスタＭ１に流れる入力電流と、トランジスタＭ２に流れる出力電流の和が、トランジスタＭ４に流れることになる。例えば、トランジスタＭ１，Ｍ７のサイズ比はｋ：１である。

カレントミラー回路ＣＭ３は、Ｎチャンネル型ＭＯＳトランジスタＭ９を入力側、Ｎチャンネル型ＭＯＳトランジスタＭ１０を出力側とする回路であり、これらトランジスタＭ９，Ｍ１０のゲート電極はトランジスタＭ９のドレインに共通接続されている。トランジスタＭ９，Ｍ１０のソースは、カレントミラー回路ＣＭ４に接続される。

カレントミラー回路ＣＭ４は、Ｎチャンネル型ＭＯＳトランジスタＭ１１を入力側、Ｎチャンネル型ＭＯＳトランジスタＭ１２を出力側とする回路であり、これらトランジスタＭ１１，Ｍ１２のゲート電極はトランジスタＭ１１のドレインに共通接続されている。トランジスタＭ１１，Ｍ１２のソースには接地電位ＶＳＳが供給される。

かかる構成により、トランジスタＭ１０，Ｍ１２にはトランジスタＭ９，Ｍ１１に流れる入力電流に比例した出力電流が流れることになる。トランジスタＭ９，Ｍ１１に流れる入力電流は、カレントミラー回路ＣＭ２を構成するトランジスタＭ７によって与えられる。本実施形態では、トランジスタＭ９，Ｍ１０のサイズ比及びトランジスタＭ１１，Ｍ１２のサイズ比はいずれも１：１である。

このように、本実施形態では、カレントミラー回路ＣＭ３，ＣＭ４が縦積みされている。このため、トランジスタＭ１０，Ｍ１２のドレイン抵抗が高くなることから電圧利得が高くなり、その結果、出力電圧誤差をより低減することが可能となる。

図３に示すように、カレントミラー回路ＣＭ１，ＣＭ３を構成するトランジスタＭ８，Ｍ１０のドレインは短絡され、当該接点からドライブ電位ＤＲＶＧ１が出力される。このため、トランジスタＭ８に流れる出力電流とトランジスタＭ１０に流れる出力電流に差が生じている場合、かかる差電流に応じてドライブ電位ＤＲＶＧ１のレベルが変化することになる。

図４は、ダミー負荷回路８０Ｄの第１の回路例である。

第１の回路例によるダミー負荷回路８０Ｄは、電源配線ＶＬ２と接地配線ＳＬとの間に直列に接続されたＰチャンネル型ＭＯＳトランジスタ８１、Ｎチャンネル型ＭＯＳトランジスタ８２及び抵抗素子８３によって構成されている。トランジスタ８１のゲート電極には接地電位ＶＳＳが供給されており、これにより常にオン状態である。一方、トランジスタ８２のゲート電極にはアクティブ信号ＡＣＴＯＮが供給され、これがハイレベルに活性化するとオンする。

かかる構成により、アクティブ信号ＡＣＴＯＮがハイレベルに活性化すると、ダミー負荷回路８０Ｄには、抵抗素子８３を介してダミー消費電流Ｉｄが流れることになる。ダミー消費電流Ｉｄの電流量は、抵抗素子８３の抵抗値によって決まるため、ダミー消費電流Ｉｄの電流量が負荷回路８０の消費電流Ｉｍの例えば１／１００となるよう、抵抗素子８３を設計すればよい。一例として、抵抗素子８３の抵抗値は２０００Ωとすることができる。

また、第１の回路例によるダミー負荷回路８０Ｄにおいては、Ｐチャンネル型のトランジスタ８１とＮチャンネル型のトランジスタ８２を介してダミー消費電流Ｉｄが流れることから、トランジスタの製造ばらつきや温度変化に起因する負荷回路８０の消費電流Ｉｍのばらつきを再現することができる。

図５は、ダミー負荷回路８０Ｄの第２の回路例である。

第２の回路例によるダミー負荷回路８０Ｄは、縦続接続されたインバータ回路８４，８５と、インバータ回路８５の出力ノードと接地配線ＳＬとの間に接続された容量素子８６とを備える。インバータ回路８４の入力ノードには内部クロック信号ＩＣＬＫが供給される。また、インバータ回路８４と接地配線ＳＬとの間にはトランジスタ８７が接続され、電源配線ＶＬ２とインバータ回路８５の入力ノードとの間にはトランジスタ８８が接続されている。トランジスタ８７，８８のゲート電極にはアクティブ信号ＡＣＴＯＮが供給されている。

かかる構成により、アクティブ信号ＡＣＴＯＮがハイレベルに活性化すると、内部クロック信号ＩＣＬＫのクロッキングに応じて容量素子８６が充放電され、これによりダミー消費電流Ｉｄが流れることになる。この場合、ダミー消費電流Ｉｄの電流量は、内部クロック信号ＩＣＬＫの周波数によって決まるため、使用するクロック信号ＣＫの周波数に応じた負荷回路８０の消費電流Ｉｍの変動を再現することができる。しかも、容量素子８６の充放電は、Ｐチャンネル型のトランジスタ及びＮチャンネル型ＭＯＳトランジスタによって行われることから、第１の回路例と同様、トランジスタの製造ばらつきや温度変化に起因する負荷回路８０の消費電流Ｉｍのばらつきも再現される。

次に、本実施形態による半導体装置１０の動作について説明する。

図６は、半導体装置１０の動作を説明するための動作波形図である。

図６に示す例では、時刻ｔ１にアクティブコマンドＡＣＴが発行され、時刻ｔ２にリードコマンドＲＤが発行され、時刻ｔ３にプリチャージコマンドＰＲＥが発行されている。

まず、アクティブコマンドＡＣＴが発行される前の期間Ｔ１においては、本実施形態による半導体装置１０はスタンバイ状態であり、アクティブ信号ＡＣＴＯＮ及びリード信号ＲＥＡＤＯＮはいずれもローレベルである。このため、アンプ回路７１、負荷回路８０及びダミー負荷回路８０Ｄは非活性化され、消費電流Ｉｍ，Ｉｄはほとんど流れない。この期間においては、選択トランジスタＳＥＬＭ，ＳＥＬＤはオフし、選択トランジスタＳＥＬＳのみがオンしているため、電源配線ＶＬ１は駆動能力の小さいサブドライバＳＤによって電源電位ＶＰＥＲＩに維持される。

次に、時刻ｔ１にアクティブコマンドＡＣＴが発行されると、半導体装置１０はスタンバイ状態からアクティブ状態に遷移する。アクティブ状態である期間Ｔ２においては、アクティブ信号ＡＣＴＯＮがハイレベルとなることから、アンプ回路７１及びダミー負荷回路８０Ｄが活性化するとともに、選択トランジスタＳＥＬＤがオンする。これにより、電源配線ＶＬ２からダミー負荷回路８０Ｄへダミー消費電流Ｉｄが流れる。このとき、アンプ回路７１は、ダミードライバＤＤがダミー消費電流Ｉｄを流すのに必要なレベルのドライブ電位ＤＲＶＧ１を生成し、これをダミードライバＤＤ（及びメインドライバＭＤ）のゲート電極に供給する。

ダミードライバＤＤがダミー消費電流Ｉｄを流すのに必要なドライブ電位ＤＲＶＧ１のレベルは、図６に示すように、期間Ｔ１におけるドライブ電位ＤＲＶＧ１より電位差Ｄ１だけ低い。ドライブ電位ＤＲＶＧ１が定常状態から電位差Ｄ１だけ低下するためには所定の時間Ｔｄｅｌａｙが必要であり、ドライブ電位ＤＲＶＧ１の遷移期間においては電源配線ＶＬ２に対する駆動能力が一時的に不十分となる。しかしながら、ダミー消費電流Ｉｄの電流量は僅かであることから、電源配線ＶＬ２に接続された補償容量の安定化効果により、電源電位ＶＰＥＲＩのレベルはほとんど変動しない。

次に、時刻ｔ２にリードコマンドＲＤが発行されると、半導体装置１０はアクティブ状態からリード状態に遷移する。リード状態である期間Ｔ３においては、アクティブ信号ＡＣＴＯＮに加えてリード信号ＲＥＡＤＯＮがハイレベルとなることから、負荷回路８０が活性化するとともに、選択トランジスタＳＥＬＭがオンする。これにより、電源配線ＶＬ１から負荷回路８０へ消費電流Ｉｍが流れる。

ここで、負荷回路８０に流れる消費電流Ｉｍは、ダミー消費電流Ｉｄの例えば１００倍と大きな電流量である。しかしながら、リード信号ＲＥＡＤＯＮがローレベルからハイレベルに変化する時点においては、すでにドライブ電位ＤＲＶＧ１が所望のレベルに到達しているため、選択トランジスタＳＥＬＭがオンすると、メインドライバＭＤは必要な消費電流Ｉｍを電源配線ＶＬ１に直ちに供給することができる。これは、ダミードライバＤＤがダミー消費電流Ｉｄを流すのに必要なドライブ電位ＤＲＶＧ１のレベルと、メインドライバＭＤが消費電流Ｉｍを流すのに必要なドライブ電位ＤＲＶＧ１のレベルがほぼ等しいからである。

これにより、アクティブ状態からリード状態に遷移しても電源配線ＶＬ１上の電源電位ＶＰＥＲＩはほとんど変動せず、安定した状態に維持される。遷移時における電源電位ＶＰＥＲＩの変動量は例えば１〜２ｍＶ程度である。そして、期間Ｔ３においては所定のリード動作が行われ、リードデータＤＱが外部にバースト出力される。

そして、時刻ｔ３にプリチャージコマンドＰＲＥが発行されると、半導体装置１０はリード状態からスタンバイ状態に遷移する。スタンバイ状態は、時刻ｔ１以前の状態である期間Ｔ１と同じであり、アンプ回路７１、負荷回路８０及びダミー負荷回路８０Ｄが非活性化され、選択トランジスタＳＥＬＭ，ＳＥＬＤがオフする。したがって、電源配線ＶＬ１は、駆動能力の小さいサブドライバＳＤによって電源電位ＶＰＥＲＩに維持される。

図７は、比較例による電源回路４６の回路図である。

図７に示す比較例による電源回路４６は、ダミードライバＤＤ及びダミー負荷回路８０Ｄが省略され、電源配線ＶＬがメインドライバＭＤとサブドライバＳＤによって駆動される構成を有している。そして、アンプ回路７１は、アクティブ信号ＡＣＴＯＮではなく、リード信号ＲＥＡＤＯＮによって活性化される。

図８は、比較例による電源回路４６を用いた場合における半導体装置１０の動作を説明するための動作波形図である。

図８に示す例においても、時刻ｔ１にアクティブコマンドＡＣＴが発行され、時刻ｔ２にリードコマンドＲＤが発行され、時刻ｔ３にプリチャージコマンドＰＲＥが発行されている。

アクティブコマンドＡＣＴが発行される前の期間Ｔ１については、図６に示した本実施形態の動作と同じである。つまり、電源配線ＶＬは、駆動能力の小さいサブドライバＳＤによって電源電位ＶＰＥＲＩに維持される。

次に、時刻ｔ１にアクティブコマンドＡＣＴが発行されると、半導体装置１０はスタンバイ状態からアクティブ状態に遷移する。しかしながら、比較例においては、電源配線ＶＬへの駆動能力に関する限り、アクティブ状態である期間Ｔ２とスタンバイ状態である期間Ｔ１は同じである。

次に、時刻ｔ２にリードコマンドＲＤが発行されると、半導体装置１０はアクティブ状態からリード状態に遷移する。リード状態である期間Ｔ３においては、リード信号ＲＥＡＤＯＮがハイレベルとなることから、アンプ回路７１及び負荷回路８０が活性化し、選択トランジスタＳＥＬＭがオンする。これにより、電源配線ＶＬから負荷回路８０へ消費電流Ｉｍが流れる。

しかしながら、リード信号ＲＥＡＤＯＮがローレベルからハイレベルに変化する時点においては、ドライブ電位ＤＲＶＧ１がまだ定常状態であり、消費電流Ｉｍを流すために必要なレベルに対して電位差Ｄ１の乖離が存在している。ドライブ電位ＤＲＶＧ１が電位差Ｄ１だけ低下するには所定の時間Ｔｄｅｌａｙが必要であり、ドライブ電位ＤＲＶＧ１の遷移期間においては電源配線ＶＬに対する駆動能力が一時的に不十分となる。そして、消費電流Ｉｍの電流量は例えば５０ｍＡと大きいため、十分な補償容量が電源配線ＶＬに接続されている場合であっても、電源電位ＶＰＥＲＩのレベルは一時的に大きく低下してしまう。その低下量は、例えば１０ｍＶである。

このように、比較例による電源回路４６を用いた場合、リードコマンドＲＤが発行される度に、電源電位ＶＰＥＲＩのレベルが一時的にドロップしてしまう。これに対し、上述した本実施形態においては、アクティブコマンドＡＣＴの発行に応答してドライブ電位ＤＲＶＧ１のレベルを所望のレベルにあらかじめ遷移させていることから、リードコマンドＲＤが発行されると、電源電位ＶＰＥＲＩをほとんどドロップさせることなく、直ちに所望の消費電流Ｉｍを電源配線ＶＬ１に供給することが可能となる。

このような動作が可能であるのは、リードコマンドＲＤの発行前には必ずアクティブコマンドＡＣＴが発行されるからである。つまり、リードコマンドＲＤが発行される前の段階であるアクティブコマンドＡＣＴの発行に応答して、ドライブ電位ＤＲＶＧ１のレベルを所望のレベルにあらかじめ遷移させている。これにより、ドライブ電位ＤＲＶＧ１が電位差Ｄ１だけ低下するのに必要な所定の時間Ｔｄｅｌａｙが期間Ｔ２に吸収されるため、リードコマンドＲＤに応答した電源電位ＶＰＥＲＩの一時的なドロップを防止することが可能となる。

しかも、本実施形態では、電源配線ＶＬ１，ＶＬ２が互いに分離されているため、サブドライバＳＤによって供給される電流がダミー負荷回路８０Ｄに流れることがない。このため、消費電流Ｉｍとダミー消費電流Ｉｄの比と、メインドライバＭＤの駆動能力とダミードライバＤＤの駆動能力の比との関係を、サブドライバＳＤの動作にかかわらず設計通りの関係に保つことができる。但し、サブドライバＳＤが十分に小さい場合には、電源配線ＶＬ１と電源配線ＶＬ２を短絡しても構わない。また、サブドライバＳＤによって供給される電流を考慮して設計した場合も、電源配線ＶＬ１と電源配線ＶＬ２を短絡することができる。

図９は、第１の変形例による電源回路４６の回路図である。

第１の変形例による電源回路４６は、メインドライバＭＤがメインドライバＭＤ１とメインドライバＭＤ２に分離されており、これらが並列接続された構成を有している。メインドライバＭＤ１に対しては選択トランジスタＳＥＬＭ１が割り当てられ、メインドライバＭＤ２に対しては選択トランジスタＳＥＬＭ２が割り当てられている。

メインドライバＭＤ１の駆動能力は、ダミードライバＤＤの例えば９０倍に設計され、メインドライバＭＤ２の駆動能力は、ダミードライバＤＤの例えば１０倍に設計される。選択トランジスタＳＥＬＭ１，ＳＥＬＭ２についても同様である。つまり、ダミードライバＤＤを構成するトランジスタのチャネル幅をＷとした場合、メインドライバＭＤ１を構成するトランジスタのチャネル幅はＷ×９０であり、メインドライバＭＤ２を構成するトランジスタのチャネル幅はＷ×１０である。

そして、選択トランジスタＳＥＬＭ１はリード信号ＲＥＡＤＯＮによって活性化される一方、選択トランジスタＳＥＬＭ２は、イネーブル信号ＥＮが活性化していることを条件として、リード信号ＲＥＡＤＯＮによって活性化される。イネーブル信号ＥＮは、選択回路４７から出力される。選択回路４７は、ヒューズ素子やアンチヒューズ素子などからなる不揮発性の記憶回路であっても構わないし、モードレジスタ４２の一部であっても構わない。

かかる構成により、リード信号ＲＥＡＤＯＮに応答した電流供給能力は、イネーブル信号ＥＮに応じて切り替えることができる。これにより、消費電流Ｉｍとダミー消費電流Ｉｄとの実際の比に応じて選択回路４７の設定を行うことにより、メインドライバＭＤの駆動能力を調整することができる。このため、メインドライバＭＤの駆動能力とダミードライバＤＤの駆動能力の比を、消費電流Ｉｍとダミー消費電流Ｉｄの比に一致させることが可能となり、より最適なレベルに近いドライブ電位ＤＲＶＧ１を生成することが可能となる。

図１０は、第２の変形例による電源回路４６の回路図である。

第２の変形例による電源回路４６は、メインドライバＭＤが４つのメインドライバＭＤ１〜ＭＤ４に分離されており、これらが並列接続された構成を有している。メインドライバＭＤ１〜ＭＤ４に対しては選択トランジスタＳＥＬＭ１〜ＳＥＬＭ４が割り当てられている。メインドライバＭＤ１〜ＭＤ４の駆動能力は、ダミードライバＤＤの例えば９０倍、１５倍、１０倍及び５倍にそれぞれ設計される。選択トランジスタＳＥＬＭ１〜ＳＥＬＭ４についても同様である。

そして、選択トランジスタＳＥＬＭ１はリード信号ＲＥＡＤＯＮによって活性化される一方、選択トランジスタＳＥＬＭ２〜ＳＥＬＭ４は、選択回路４７から出力されるイネーブル信号ＥＮ２〜ＥＮ４がそれぞれ活性化していることを条件として、リード信号ＲＥＡＤＯＮによって活性化される。

かかる構成により、リード信号ＲＥＡＤＯＮに応答した電流供給能力は、イネーブル信号ＥＮ２〜ＥＮ４に応じてより細かく切り替えることができる。これにより、より最適なレベルに近いドライブ電位ＤＲＶＧ１を生成することが可能となる。

図１１は、第３の変形例による電源回路４６の回路図である。

第３の変形例による電源回路４６は、サブドライバＳＤ及びこれに関連する要素が削除されている点、並びに、電源配線ＶＬ１，ＶＬ２が短絡されて一つの電源配線ＶＬとされている点において、図２に示した電源回路４６と相違している。このような電源回路は、スタンバイ状態において電源配線ＶＬのレベルを電源電位ＶＰＥＲＩに維持する必要がない場合に用いることができる。例えば、ＤＬＬ回路用の電源配線は他の電源配線から分離されていることがあり、且つ、スタンバイ時においては電源電位ＶＰＥＲＩの供給が停止されることがある。このような場合、サブドライバＳＤを設ける必要がないことから、図１１に示す電源回路４６を用いることが可能である。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、リードコマンドＲＤに応答したリード信号ＲＥＡＤＯＮに基づいて選択トランジスタＳＥＬＭをオンさせているが、負荷回路８０が活性化される他のコマンド、例えばライトコマンドに応答して選択トランジスタＳＥＬＭをオンさせても構わない。

また、上記実施形態では、本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではない。したがって、ＤＲＡＭ以外のメモリデバイスに本発明を適用しても構わないし、メモリデバイス以外の半導体装置に本発明を適用しても構わない。

１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センス回路
１５ データコントローラ
１６ ＦＩＦＯ回路
１７ データ入出力回路
１８ ストローブ回路
１９ ストローブコントローラ
２１ データ入出力端子
２２，２３ ストローブ端子
２４，２５ クロック端子
２６ クロックイネーブル端子
２７ アドレス端子
２８ コマンド端子
２９ アラート端子
３０，３１ 電源端子
３２ データマスク端子
３３ ＯＤＴ端子
４０ クロックジェネレータ
４１ ＤＬＬ回路
４２ モードレジスタ
４３ コマンドデコーダ
４４ コントロールロジック回路
４５ 出力回路
４６ 電源回路
４７ 選択回路
５０ ロウコントロール回路
５１ アドレスバッファ
５２ リフレッシュカウンタ
６０ カラムコントロール回路
６１ アドレスバッファ
６２ バーストカウンタ
７１，７２ アンプ回路
８０ 負荷回路
８０Ｄ ダミー負荷回路
８１，８２ トランジスタ
８３ 抵抗素子
８４，８５ インバータ回路
８６ 容量素子
８７，８８ トランジスタ
ＢＬ ビット線
ＣＭ１〜ＣＭ４ カレントミラー回路
ＤＤ ダミードライバ
Ｍ１〜Ｍ１２ トランジスタ
ＭＣ メモリセル
ＭＤ，ＭＤ１〜ＭＤ４ メインドライバ
Ｎ１，Ｎ２，Ｐ１〜Ｐ３ トランジスタ
ＳＡ センスアンプ
ＳＤ サブドライバ
ＳＥＬＭ，ＳＥＬＳ，ＳＥＬＤ 選択トランジスタ
ＳＬ 接地配線
ＶＬ，ＶＬ１，ＶＬ２ 電源配線
ＷＬ ワード線

Claims (16)

1. 負荷回路に接続された電源配線と、
   前記電源配線に現れる電源電位とリファレンス電位とを比較することによってドライブ電位を生成するアンプ回路と、
   前記ドライブ電位に応じて前記電源配線を駆動するメインドライバ及びダミードライバと、
   前記電源配線に接続されたダミー負荷回路と、を備え、
   前記ダミー負荷回路及び前記ダミードライバは、第１の制御信号に応答して活性化され、
   前記負荷回路及び前記メインドライバは、前記第１の制御信号とは異なる第２の制御信号に応答して活性化されることを特徴とする半導体装置。
2. 前記ダミードライバの駆動能力は、前記メインドライバの駆動能力よりも小さく、
   活性化時における前記ダミー負荷回路の消費電流は、活性化時における前記負荷回路の消費電流よりも小さいことを特徴とする請求項１に記載の半導体装置。
3. 前記ダミードライバの駆動能力と前記メインドライバの駆動能力との比は、活性化時における前記ダミー負荷回路の消費電流と活性化時における前記負荷回路の消費電流の比と等しいことを特徴とする請求項２に記載の半導体装置。
4. 前記負荷回路はクロック信号に同期して動作し、
   前記ダミー負荷回路の消費電流は、前記クロック信号の周波数に応じて変化することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記第１の制御信号は、前記第２の制御信号よりも先に活性化することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記第１の制御信号は、外部から発行される第１のコマンドに応答して活性化し、
   前記第２の制御信号は、外部から発行される第２のコマンドに応答して活性化することを特徴とする請求項５に記載の半導体装置。
7. 前記第１のコマンドはアクティブコマンドであり、前記第２のコマンドはリードコマンド又はライトコマンドであることを特徴とする請求項６に記載の半導体装置。
8. 前記メインドライバは、互いに独立して制御可能な複数のメインドライバが並列接続されてなることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
9. 前記複数のメインドライバの少なくとも２つは互いに駆動能力が異なることを特徴とする請求項８に記載の半導体装置。
10. 前記複数のメインドライバの１又は２以上を選択する選択回路をさらに備えることを特徴とする請求項８又は９に記載の半導体装置。
11. 前記第１及び第２の制御信号とは無関係に前記電源配線を駆動するサブドライバをさらに備えることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
12. 前記サブドライバの駆動能力は、前記メインドライバの駆動能力よりも小さいことを特徴とする請求項１１に記載の半導体装置。
13. 前記電源配線は、前記負荷回路に接続された第１の電源配線と、前記ダミー負荷回路に接続された第２の電源配線を含み、
    前記アンプ回路は、前記第２の電源配線に現れる前記電源電位と前記リファレンス電位とを比較することによって前記ドライブ電位を生成し、
    前記メインドライバは、前記ドライブ電位に応じて前記第１の電源配線を駆動し、
    前記ダミードライバは、前記ドライブ電位に応じて前記第２の電源配線を駆動し、
    前記第１の電源配線と前記第２の電源配線は、接続されることなく互いに分離していることを特徴とする請求項１１又は１２に記載の半導体装置。
14. 負荷回路に接続された第１の電源配線と、
    ダミー負荷回路に接続された第２の電源配線と、
    前記第２の電源配線に現れる電源電位とリファレンス電位とを比較することによって第１のドライブ電位を生成する第１のアンプ回路と、
    前記第１の電源配線に現れる電源電位とリファレンス電位とを比較することによって第２のドライブ電位を生成する第２のアンプ回路と、
    前記第１のドライブ電位に応じて前記第１の電源配線を駆動するメインドライバと、
    前記第１のドライブ電位に応じて前記第２の電源配線を駆動するダミードライバと、
    前記第２のドライブ電位に応じて前記第１の電源配線を駆動するサブドライバと、を備え、
    第１の期間においては、前記サブドライバが活性化される一方、前記メインドライバ、前記ダミードライバ、前記負荷回路及び前記ダミー負荷回路が非活性化され、
    前記第１の期間に続く第２の期間おいては、前記サブドライバ、前記ダミードライバ及び前記ダミー負荷回路が活性化される一方、前記負荷回路及び前記メインドライバが非活性化され、
    前記第２の期間に続く第３の期間おいては、前記サブドライバ、前記ダミードライバ、前記メインドライバ、前記負荷回路及び前記ダミー負荷回路が活性化されることを特徴とする半導体装置。
15. 前記ダミードライバの駆動能力と前記メインドライバの駆動能力との比は、活性化時における前記ダミー負荷回路の消費電流と活性化時における前記負荷回路の消費電流の比と等しいことを特徴とする請求項１４に記載の半導体装置。
16. 外部からアクティブコマンドが発行されたことに応答して前記第１の期間から第２の期間に遷移し、
    外部からリードコマンド又はライトコマンドが発行されたことに応答して前記第２の期間から第３の期間に遷移することを特徴とする請求項１４又は１５に記載の半導体装置。

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