JP2015159407A - 半導体装置 - Google Patents

Abstract

【課題】信号品質の劣化が少ないデューティ調整回路を提供する。
【解決手段】内部クロック信号ＰＣＬＫ０を受けてデューティ調整された内部クロック信号ＰＣＬＫＡ１を生成するデューティオフセット回路１５１と、内部クロック信号ＰＣＬＫＡ１を受けてデューティ調整された内部クロック信号ＰＣＬＫＡ２を生成するデューティオフセット回路１５２と、内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＡ２のいずれかを選択するセレクタ回路１５９と、を備える。本発明によれば、一部のデューティオフセット回路をバイパスすることが可能であることから、内部クロック信号が通過する論理回路の段数を必要に応じて減らすことができる。これにより、デューティ調整回路そのものによる内部クロック信号の信号品質の悪化を抑制することが可能となる。
【選択図】図３

Description

本発明は半導体装置に関し、特に、内部クロック信号のデューティ比を調整するデューティ調整回路を備えた半導体装置に関する。

代表的な半導体メモリデバイスであるＤＲＡＭ（Dynamic Random Access Memory）は、ＤＤＲ（Double Data Rate）型と呼ばれるタイプが主流である。ＤＤＲ型のＤＲＡＭは、内部クロック信号の立ち上がりエッジ及び立ち下がりエッジの両方に同期してデータを入出力することから、内部クロック信号のデューティ比を正確に５０％に維持する必要があり、このためにデューティ調整回路が用いられることが多い（特許文献１参照）。

ここで、内部クロック信号のデューティ比が５０％から外れてしまう要因としては、外部要因と内部要因が存在する。外部要因とは外部クロック信号に起因するものであり、外部クロック信号のデューティ比がそもそも５０％から外れている場合に生じる。これに対し、内部要因とは半導体装置内の伝送パスに起因する要因であり、内部クロック信号が伝送パスを通過するうちに、デューティ比のずれが拡大する現象である。

特開２００８−２１０４３６号公報

ここで、上述した内部要因は、内部クロック信号の伝送パスを構成する論理回路の段数が多いほど顕著となる。これは、内部要因によるデューティ比のずれは、論理回路を構成するＰチャンネル型ＭＯＳトランジスタの能力と、Ｎチャンネル型ＭＯＳトランジスタの能力の差によって主に発生するからである。

その一方で、デューティ調整回路には内部クロック信号が通過する多数の論理回路が含まれている。このため、デューティ比を調整するためのデューティ調整回路そのものが、内部クロック信号のデューティ比をずらす原因になるという矛盾を抱えていた。

本発明の一側面による半導体装置は、第１のクロック信号を受けてデューティ調整された第２のクロック信号を生成する第１のデューティオフセット回路と、前記第２のクロック信号を受けてデューティ調整された第３のクロック信号を生成する第２のデューティオフセット回路と、前記第２及び第３のクロック信号のいずれかを選択する第１のセレクタ回路と、を備えることを特徴とする。

本発明の他の側面による半導体装置は、内部クロック信号のデューティを調整する複数のデューティオフセット回路が縦続接続されてなるデューティ調整回路と、前記デューティ調整回路から出力される前記内部クロック信号のデューティを検知することによってデューティ検知信号を生成するデューティ検知回路と、前記デューティ検知信号に基づいて、前記デューティ調整回路に含まれる１又は２以上の前記デューティオフセット回路をバイパスさせる制御回路と、を備えることを特徴とする。

本発明によれば、一部のデューティオフセット回路をバイパスすることが可能であることから、内部クロック信号が通過する論理回路の段数を必要に応じて減らすことができる。これにより、デューティ調整回路そのものによる内部クロック信号の信号品質の悪化を抑制することが可能となる。

本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。 本発明の第１の実施形態によるＤＬＬ回路１００の構成を示すブロック図である。 デューティ調整回路１５０の構成を示すブロック図である。 デューティオフセット回路１５１の回路図である。 デューティ調整回路１５０の動作を説明するためのタイミング図であり、デューティ調整量が小さい場合を示している。 デューティ調整回路１５０の動作を説明するためのタイミング図であり、デューティ調整量が大きい場合を示している。 変形例によるデューティ調整回路１５０の構成を示すブロック図である。 本発明の第２の実施形態によるＤＬＬ回路１００の構成を示すブロック図である。 オフセット調整回路１８０の構成を示すブロック図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。

半導体装置１０は、ＤＲＡＭであり、図１に示すようにメモリセルアレイ１１を備える。メモリセルアレイ１１は、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬを備え、それらの交点に配置されるメモリセルＭＣを備える。ロウデコーダ１２は、ワード線ＷＬを選択し、カラムデコーダ１３は、ビット線ＢＬを選択する。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。

アクセス制御回路２０は、制御信号に基づいて、ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５を制御する。

これらの制御信号は、外部端子２１〜２４を介してアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、外部クロック信号ＣＫ，ＣＫＢなどであり、これらの信号は、アクセス制御回路２０に供給される。外部クロック信号ＣＫ，ＣＫＢは、互いに相補の信号である。

具体的には、コマンド信号ＣＭＤがアクティブコマンドを示している場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。

一方、コマンド信号ＣＭＤがリードコマンド又はライトコマンドを示している場合、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５及びデータ入出力回路３０を介してデータ端子３１から外部に出力される。また、ライト動作時においては、データ端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、アンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。

アクセス制御回路２０は、ＤＬＬ回路１００含む。ＤＬＬ回路１００は、外部クロック信号ＣＫ，ＣＫＢを受け、これに基づいて位相制御された内部クロック信号ＬＣＬＫを生成する回路である。

ＤＬＬ回路１００は、内部クロック信号ＬＣＬＫを遅延させるディレイライン（ＤＬ）１１０と、内部クロック信号ＬＣＬＫのデューティ比を５０％に調整するデューティ調整回路（ＤＣＣ）１５０を含む。ＤＬＬ回路１００の詳細については後述する。内部クロック信号ＬＣＬＫは、データ入出力回路３０に含まれる出力回路３０ａに供給される。これにより、リードデータＤＱ及びデータストローブ信号ＤＱＳは、内部クロック信号ＬＣＬＫに同期してデータ端子３１及びデータストローブ端子３２からそれぞれ出力される。

電源回路４０は、電源端子４１，４２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、電源回路４０によって生成される。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。

内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹは、主にセンス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。

図２は、本発明の第１の実施形態によるＤＬＬ回路１００の構成を示すブロック図である。

ＤＬＬ回路１００は、内部クロック信号ＰＣＬＫ１を遅延させることによって内部クロック信号ＬＣＬＫを生成するディレイライン１１０を備える。内部クロック信号ＰＣＬＫ１は、外部クロック信号ＣＫ，ＣＫＢを受けるクロックレシーバ２５から出力される内部クロック信号ＰＣＬＫ０がデューティ調整回路１５０を通過した信号である。

ディレイライン１１０は、遅延量の調整ピッチが粗いコースディレイライン（ＣＤＬ）１１１と遅延量の調整ピッチが細かいファインディレイライン（ＦＤＬ）１１２が直列接続された構成を有している。ディレイライン１１０から出力される内部クロック信号ＬＣＬＫは、バッファ１１３及びクロックツリー１１４を介して出力回路３０ａに供給され、上述の通り、リードデータＤＱやデータストローブ信号ＤＱＳの出力タイミングを規定するタイミング信号として用いられる。内部クロック信号ＬＣＬＫは、レプリカ回路１２０にも供給される。

レプリカ回路１２０は、バッファ１１３、クロックツリー１１４及び出力回路３０ａからなる回路群と実質的に同じ遅延時間を有する回路であり、内部クロック信号ＬＣＬＫを受けてレプリカクロック信号ＲＣＬＫを出力する。ここで、出力回路３０ａは、内部クロック信号ＬＣＬＫに同期してリードデータＤＱやデータストローブ信号ＤＱＳを出力するものであることから、レプリカ回路１２０から出力されるレプリカクロック信号ＲＣＬＫは、リードデータＤＱやデータストローブ信号ＤＱＳと正確に同期する。ＤＲＡＭにおいては、リードデータＤＱやデータストローブ信号ＤＱＳが外部クロック信号ＣＫ，ＣＫＢに対して正確に同期している必要があり、両者の位相にずれが生じている場合にはこれを検出し、補正する必要がある。かかる検出は、位相判定回路１３０によって行われ、判定の結果は位相判定信号ＰＤとして出力される。

ディレイライン制御回路１４０は、位相判定信号ＰＤに基づいてディレイライン１１０の遅延量を制御する回路である。位相判定信号ＰＤは、ディレイライン制御回路１４０に供給される。

具体的には、内部クロック信号ＰＣＬＫ０よりもレプリカクロック信号ＲＣＬＫの位相が遅れていることを位相判定信号ＰＤが示している場合、ディレイライン制御回路１４０はディレイライン１１０の遅延量を減少させる。逆に、内部クロック信号ＰＣＬＫ０よりもレプリカクロック信号ＲＣＬＫの位相が進んでいることを位相判定信号ＰＤが示している場合、ディレイライン制御回路１４０は、ディレイライン１１０の遅延量を増大させる。このような動作により、レプリカクロック信号ＲＣＬＫの位相が内部クロック信号ＰＣＬＫ０と一致するよう、ディレイライン１１０の遅延量が調整される。レプリカクロック信号ＲＣＬＫの位相が内部クロック信号ＰＣＬＫ０と一致している場合、リードデータＤＱやデータストローブ信号ＤＱＳが外部クロック信号ＣＫ，ＣＫＢに対して正確に同期した状態が得られる。

ＤＬＬ回路１００は、デューティ調整回路１５０を含む。

デューティ調整回路１５０は、デューティ比を調整する。特に限定されるものではないが、本実施形態ではディレイライン１１０の前段にデューティ調整回路１５０が挿入されており、クロックレシーバ２５から出力される内部クロック信号ＰＣＬＫ０のデューティ比を調整することにより、内部クロック信号ＰＣＬＫ１を生成する。本発明においてデューティ調整回路１５０の挿入箇所はこれに限定されず、内部クロック信号の伝搬パスに挿入されている限り任意の場所、例えば、ディレイライン１１０の後段に挿入しても構わない。

デューティ検知回路（ＤＣＤ）１６０は、内部クロック信号ＬＣＬＫのデューティ比を検出する。デューティ検知回路１６０による内部クロック信号ＬＣＬＫの検出位置は、出力回路３０ａにより近いことが好ましく、本実施形態ではクロックツリー１１４を通過した内部クロック信号ＬＣＬＫのデューティ比を検出している。但し、本発明がこれに限定されるものではなく、図２において破線で示すように、クロックツリー１１４を通過する前の内部クロック信号ＬＣＬＫのデューティ比を検出しても構わない。デューティ検知回路１６０によって検出されたデューティ検知信号Ｄ１は、ＤＣＣ制御回路１７０に供給される。

ＤＣＣ制御回路１７０は、デューティ検知信号Ｄ１を受け、これに基づいてデューティ制御信号Ｄ２を生成し、これをデューティ調整回路１５０に供給する。デューティ調整回路１５０は、デューティ制御信号Ｄ２に基づいて内部クロック信号ＰＣＬＫ０のデューティ比を変化させ、これを内部クロック信号ＰＣＬＫ１として出力する。

図３は、図２に示されるデューティ調整回路１５０の構成を示すブロック図である。

デューティ調整回路１５０は、２個のデューティオフセット回路１５１，１５２が縦続接続された構成を有する。

デューティオフセット回路１５１，１５２は、入力された内部クロック信号のデューティを変化させる回路であり、それぞれＤＣＣ制御回路１７０から供給されるデューティ制御信号Ｄ２１，Ｄ２２によって制御される。また、デューティオフセット回路１５１，１５２の後段には、これらの出力信号である内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＡ２のいずれかを選択するセレクタ回路１５９が設けられている。

セレクタ回路１５９は、ＤＣＣ制御回路１７０から供給される選択信号ＳＥＬに基づいて、内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＡ２のいずれかを選択する。

具体的には、選択信号ＳＥＬがローレベルであればデューティオフセット回路１５１から出力される内部クロック信号ＰＣＬＫＡ１を選択し、選択信号ＳＥＬがハイレベルであればデューティオフセット回路１５２から出力される内部クロック信号ＰＣＬＫＡ２を選択する。

かかる構成により、セレクタ回路１５９がデューティオフセット回路１５１の出力信号を選択している場合には、デューティオフセット回路１５２はバイパスされる。この場合、デューティ調整回路１５０に入力される内部クロック信号ＰＣＬＫ０は、１個のデューティオフセット回路１５１のみを通過することになる。一方、セレクタ回路１５９がデューティオフセット回路１５２の出力信号を選択している場合、デューティ調整回路１５０に入力される内部クロック信号ＰＣＬＫ０は、２個のデューティオフセット回路１５１，１５２を通過することになる。

図４は、デューティオフセット回路１５１の回路図である。

デューティオフセット回路１５１は、インバータＩＮＶ及び並列接続された４つのクロックトインバータＣＶ１，ＣＶ２，ＣＶ４，ＣＶ８を備える。インバータＩＮＶは、内部クロック信号ＰＣＬＫ０を受けて内部クロック信号ＰＣＬＫＡ０を生成し、これをクロックトインバータＣＶ１，ＣＶ２，ＣＶ４，ＣＶ８に供給する。クロックトインバータＣＶ１，ＣＶ２，ＣＶ４，ＣＶ８は、内部クロック信号ＰＣＬＫＡ０を受けて内部クロック信号ＰＣＬＫＡ１を生成する。

クロックトインバータは互いに同じ回路構成を有するため、ここでは代表してクロックトインバータＣＶ１の構成について説明する。クロックトインバータＣＶ１は、内部電位ＶＰＥＲＩが供給される電源配線ＶＬと接地電位ＶＳＳが供給される電源配線ＳＬとの間にこの順に直列接続されたＰチャンネル型ＭＯＳトランジスタＭＰ１１，ＭＰ１２と、Ｎチャンネル型ＭＯＳトランジスタＭＮ１２，ＭＮ１１によって構成されている。

トランジスタＭＰ１２，ＭＮ１２のゲート電極は、共通接続され、内部クロック信号ＰＣＬＫＡ０が供給される入力ノードｎ１を構成する。また、トランジスタＭＰ１２，ＭＮ１２のドレインは、共通接続され、内部クロック信号ＰＣＬＫＡ１が出力される出力ノードｎ２を構成する。

トランジスタＭＰ１１のゲート電極は、デューティ制御信号Ｄ２１の一部である制御信号Ｐ１が供給される。これにより、制御信号Ｐ１がローレベルに活性化している場合、クロックトインバータＣＶ１は、入力ノードｎ１のレベルに基づいて出力ノードｎ２をプルアップすることが可能となる。逆に、制御信号Ｐ１がハイレベルに非活性化している場合、クロックトインバータＣＶ１は出力ノードｎ２をプルアップできない状態となる。このように、直列接続されたトランジスタＭＰ１１，ＭＰ１２は、制御信号Ｐ１によって選択的に活性化されるプルアップ回路ＵＰを構成する。

トランジスタＭＮ１１のゲート電極は、デューティ制御信号Ｄ２１の一部である制御信号Ｎ１が供給される。これにより、制御信号Ｎ１がハイレベルに活性化している場合、クロックトインバータＣＶ１は、入力ノードｎ１のレベルに基づいて出力ノードｎ２をプルダウンすることが可能となる。逆に、制御信号Ｎ１がローレベルに非活性化している場合、クロックトインバータＣＶ１は出力ノードｎ２をプルダウンできない状態となる。このように、直列接続されたトランジスタＭＮ１１，ＭＮ１２は、制御信号Ｎ１１によって選択的に活性化されるプルダウン回路ＤＮを構成する。

このように、クロックトインバータＣＶ１は、プルアップ回路ＵＰとプルダウン回路ＤＮを互いに独立して制御することができる。この点、一般的なクロックトインバータと相違している。

他のクロックトインバータＣＶ２，ＣＶ４，ＣＶ８についても、それぞれ対応する制御信号が入力される他は、上述したクロックトインバータＣＶ１と同じ回路構成を有している。

ここで、クロックトインバータＣＶ１，ＣＶ２，ＣＶ４，ＣＶ８の駆動能力には２のべき乗の重み付けがされている。具体的には、クロックトインバータＣＶ１の駆動能力を１ＤＣとすると、クロックトインバータＣＶ２，ＣＶ４，ＣＶ８の駆動能力は、それぞれ２ＤＣ，４ＤＣ，８ＤＣである。したがって、制御信号Ｐ１，Ｐ２，Ｐ４，Ｐ８に基づいてプルアップ能力を１６段階（０ＤＣ〜１５ＤＣ）に制御することができ、さらに、制御信号Ｎ１，Ｎ２，Ｎ４，Ｎ８に基づいてプルダウン能力を１６段階（０ＤＣ〜１５ＤＣ）に制御することができる。

図５及び図６は、デューティ調整回路１５０の動作を説明するためのタイミング図である。ここで、図５は、デューティ調整量が小さい場合を示す。図６は、デューティ調整量が大きい場合を示す。

図５では、ＤＬＬ回路１００がリセットされると、選択信号ＳＥＬは初期値であるローレベルとなる。したがって、ＤＬＬ回路１００がリセットされると、セレクタ回路１５９は、デューティオフセット回路１５１から出力される内部クロック信号ＰＣＬＫＡ１を選択し、これを内部クロック信号ＰＣＬＫ１として出力する。つまり、初期状態では、デューティオフセット回路１５２はバイパスされる。

その後、デューティ検知回路１６０によって内部クロック信号ＬＣＬＫのデューティ比が検知され、これに基づいてデューティ制御信号Ｄ２１の値が更新される。これにより、デューティ調整回路１５０に含まれるデューティオフセット回路１５１は、内部クロック信号ＬＣＬＫのデューティ比が５０％に近づくようデューティ比を変化させる。図５及び図６では、初期状態における内部クロック信号ＬＣＬＫのデューティ比が５０％未満であり、このため、内部クロック信号ＬＣＬＫのデューティ比が徐々に大きくなるよう制御されている。

ここで、図５では、内部クロック信号ＬＣＬＫのデューティ比は、デューティオフセット回路１５１による調整によって、５０％に到達している。このため、２段目のデューティオフセット回路１５２を使用することなく、内部クロック信号ＬＣＬＫの生成を行うことができる。

これに対し、図６では、内部クロック信号ＬＣＬＫのデューティ比は、デューティオフセット回路１５１による調整によっては、５０％に到達することができない。つまり、デューティオフセット回路１５１によってデューティ比を最大限に拡大しても（図６に示されるＤ２１＝ＭＡＸ）、内部クロック信号ＬＣＬＫのデューティ比は５０％に到達しない。

デューティオフセット回路１５１によってデューティ比を最大限に拡大してもデューティ比が５０％に到達しない場合、ＤＣＣ制御回路１７０は、選択信号ＳＥＬをハイレベルに変化させ、デューティオフセット回路１５２の使用を行う。具体的には、（ｉ）デューティ制御信号Ｄ２１の値が最大値（Ｄ２１＝ＭＡＸ）を示したこと、これに加えて、（ｉｉ）内部クロック信号ＬＣＬＫのデューティ比が５０％に到達しないこと、に応答して、ＤＣＣ制御回路１７０は選択信号ＳＥＬをローレベルからハイレベルに切り替える。

これにより、デューティ調整回路１５０から出力される内部クロック信号ＰＣＬＫ１は、２つのデューティオフセット回路１５１，１５２を通過することになるため、デューティ比の調整可能量が拡大する。そして、図６に示すように、２つのデューティオフセット回路１５１，１５２による調整によって、内部クロック信号ＬＣＬＫのデューティ比が５０％に到達している。このように、必要なデューティ比の調整量が大きい場合には、２つのデューティオフセット回路１５１，１５２が用いられることになる。

このように、本実施形態においてはデューティ調整回路１５０に２つのデューティオフセット回路１５１，１５２が備えられており、デューティ比の必要な調整量が小さい場合には一方のデューティオフセット回路１５２がバイパスされ、デューティ比の必要な調整量が大きい場合には両方のデューティオフセット回路１５１，１５２が使用される。これにより、デューティ比の調整可能量を十分に確保しつつ、デューティ比の調整量が小さい場合においては、内部クロック信号が通過する論理回路の段数を減らすことが可能となる。このため、デューティ比の調整量が小さい場合には、デューティ調整回路１５０による信号品質の悪化を抑制することが可能となる。

尚、上記実施形態では、デューティ調整回路１５０に２つのデューティオフセット回路１５１，１５２を用いているが、３以上のデューティオフセット回路を用いることも可能である。

図７は、変形例によるデューティ調整回路１５０の構成を示すブロック図である。

図７に示すデューティ調整回路１５０は、３個のデューティオフセット回路１５１〜１５３が縦続接続された構成を有しており、これらの出力信号である内部クロック信号ＰＣＬＫＡ１〜ＰＣＬＫＡ３のいずれかがセレクタ回路１５９によって選択される。具体的には、まずは１個のデューティオフセット回路１５１のみを使用してデューティ調整を行い、調整量が不足する場合には２個のデューティオフセット回路１５１，１５２を使用してデューティ調整を行い、それでも調整量が不足する場合には３個のデューティオフセット回路１５１〜１５３を使用する。つまり、バイパスされるデューティオフセット回路の個数が段階的に減少するよう制御される。

このような構成によれば、デューティ比の調整可能量をより拡大しつつ、デューティ比の実際の調整量に応じ、内部クロック信号が通過する論理回路の段数を減らすことが可能となる。

図８は、本発明の第２の実施形態によるＤＬＬ回路１００の構成を示すブロック図である。

図８に示すＤＬＬ回路１００は、内部クロック信号ＬＣＬＫのデューティ比をオフセットさせるオフセット調整回路１８０が追加されている点において、図２に示したＤＬＬ回路１００と相違している。その他の点は、図２に示したＤＬＬ回路１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

オフセット調整回路１８０は、デューティ検知回路１６０によって検知される内部クロック信号ＬＣＬＫのデューティ比と、実際に出力回路３０ａに供給される内部クロック信号ＬＣＬＫのデューティ比のずれ（オフセット）を相殺するための回路である。このようなオフセットは、デューティ検知回路１６０への内部クロック信号ＬＣＬＫの伝送パスと、出力回路３０ａへの内部クロック信号ＬＣＬＫの伝送パスのわずかな特性差によって生じ、オフセット調整回路１８０によって製造段階で相殺される。

図９は、オフセット調整回路１８０の構成を示すブロック図である。

図９に示すように、オフセット調整回路１８０は、図３に示したデューティ調整回路１５０と同様の回路構成を有している。つまり、２個のデューティオフセット回路１８１，１８２が縦続接続され、これらの出力信号のいずれかをセレクタ回路１８９によって選択して出力する構成を有している。デューティオフセット回路１８１，１８２は、入力された内部クロック信号ＬＣＬＫのデューティを変化させる回路であり、それぞれ不揮発性記憶回路１９０から供給されるデューティオフセット信号Ｄ３１，Ｄ３２によって制御される。セレクタ回路１８９による選択は、不揮発性記憶回路１９０から供給される選択信号ＳＥＬＦに基づいて行われる。不揮発性記憶回路１９０へのプログラミングは、製造段階で行われる。

そして、デューティオフセット回路１８１から出力される内部クロック信号ＬＣＬＫが選択されている場合には、デューティオフセット回路１８２はバイパスされる。このため、オフセット調整回路１８０に入力される内部クロック信号ＬＣＬＫは、１個のデューティオフセット回路１８１のみを通過することになる。これにより、オフセットの調整可能量を十分に確保しつつ、オフセットが小さい場合においては、内部クロック信号ＬＣＬＫが通過する論理回路の段数を減らすことが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センス回路
１５ アンプ回路
２０ アクセス制御回路
２１〜２４ 外部端子
２５ クロックレシーバ
３０ データ入出力回路
３０ａ 出力回路
３１ データ端子
３２ データストローブ端子
４０ 電源回路
４１，４２ 電源端子
１００ ＤＬＬ回路
１１０ ディレイライン
１１１ コースディレイラインディレイライン
１１２ ファインディレイラインディレイライン
１１３ バッファ
１１４ クロックツリー
１２０ レプリカ回路
１３０ 位相判定回路
１４０ ディレイライン制御回路
１５０ デューティ調整回路
１５１〜１５３ デューティオフセット回路
１５９ セレクタ回路
１６０ デューティ検知回路
１７０ ＤＣＣ制御回路
１８０ オフセット調整回路
１８１，１８２ デューティオフセット回路
１８９ セレクタ回路
１９０ 不揮発性記憶回路
ＢＬ ビット線
ＣＶ１，ＣＶ２，ＣＶ４，ＣＶ８ クロックトインバータ
ＤＮ プルダウン回路
ＩＮＶ インバータ
ＭＣ メモリセル
ＭＮ１１，ＭＮ１２，ＭＰ１１，ＭＰ１２ トランジスタ
ｎ１ 入力ノード
ｎ２ 出力ノード
ＳＡ センスアンプ
ＳＬ 電源配線
ＵＰ プルアップ回路
ＶＬ 電源配線
ＷＬ ワード線

Claims (12)

1. 第１のクロック信号を受けてデューティ調整された第２のクロック信号を生成する第１のデューティオフセット回路と、
   前記第２のクロック信号を受けてデューティ調整された第３のクロック信号を生成する第２のデューティオフセット回路と、
   前記第２及び第３のクロック信号のいずれかを選択する第１のセレクタ回路と、を備えることを特徴とする半導体装置。
2. 前記第１のクロック信号と前記第１のセレクタ回路から出力される第４のクロック信号のデューティ差が所定値以下である場合、前記第１のセレクタ回路は前記第２のクロック信号を選択することを特徴とする請求項１に記載の半導体装置。
3. 前記第１のクロック信号と前記第１のセレクタ回路から出力される第４のクロック信号のデューティ差が前記所定値を超えている場合、前記第１のセレクタ回路は前記第３のクロック信号を選択することを特徴とする請求項２に記載の半導体装置。
4. 前記第４のクロック信号の位相を調整することによって第５のクロック信号を生成するディレイラインをさらに備えることを特徴とする請求項２又は３に記載の半導体装置。
5. 外部端子と、
   前記第５のクロック信号に同期してデータを前記外部端子から出力する出力バッファをさらに備えることを特徴とする請求項４に記載の半導体装置。
6. 相補の外部クロック信号を受けて前記第１のクロック信号を生成するクロックレシーバをさらに備えることを特徴とする請求項５に記載の半導体装置。
7. 前記第５のクロック信号のデューティを検知することによってデューティ検知信号を生成するデューティ検知回路をさらに備え、
   前記第１のデューティオフセット回路、前記第２のデューティオフセット回路及び前記第１のセレクタ回路は、前記デューティ検知信号に基づいて制御されることを特徴とする請求項４乃至６のいずれか一項に記載の半導体装置。
8. 前記第５のクロック信号を受けてデューティ調整された第６のクロック信号を生成するオフセット調整回路と、
   前記第６のクロック信号のデューティを検知することによってデューティ検知信号を生成するデューティ検知回路と、をさらに備え、
   前記第１のデューティオフセット回路、前記第２のデューティオフセット回路及び前記第１のセレクタ回路は、前記デューティ検知信号に基づいて制御されることを特徴とする請求項４乃至６のいずれか一項に記載の半導体装置。
9. 前記オフセット調整回路は、
   前記第５のクロック信号を受けてデューティ調整された第７のクロック信号を生成する第３のデューティオフセット回路と、
   前記第７のクロック信号を受けてデューティ調整された第８のクロック信号を生成する第４のデューティオフセット回路と、
   前記第７及び第８のクロック信号のいずれかを選択することによって前記第６のクロック信号を生成する第２のセレクタ回路と、を含むことを特徴とする請求項８に記載の半導体装置。
10. 前記第３のデューティオフセット回路、前記第４のデューティオフセット回路及び前記第２のセレクタ回路は、不揮発性記憶回路に保持されたデューティオフセット信号に基づいて制御されることを特徴とする請求項９に記載の半導体装置。
11. 内部クロック信号のデューティを調整する複数のデューティオフセット回路が縦続接続されてなるデューティ調整回路と、
    前記デューティ調整回路から出力される前記内部クロック信号のデューティを検知することによってデューティ検知信号を生成するデューティ検知回路と、
    前記デューティ検知信号に基づいて、前記デューティ調整回路に含まれる１又は２以上の前記デューティオフセット回路をバイパスさせる制御回路と、を備えることを特徴とする半導体装置。
12. 前記制御回路は、前記デューティ検知信号に基づき、バイパスさせる前記デューティオフセット回路の個数を減らすことを特徴とする請求項１１に記載の半導体装置。

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