KR102573270B1 - 반도체 메모리 장치 및 이의 구동 방법 - Google Patents

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Abstract

반도체 메모리 장치는 메모리 셀 유닛 및 내부 전압 안정화 장치를 포함한다. 상기 메모리 셀 유닛은, 로우 어드레스 신호를 디코딩하여 복수의 워드라인 선택신호들을 발생시키는 로우 디코더와, 컬럼 어드레스 신호를 디코딩하여 복수의 컬럼 선택신호들을 발생시키는 컬럼 디코더, 및 복수의 워드라인들과 복수의 비트라인 사이에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함한다. 상기 내부 전압 안정화 장치는, 입력되는 외부 전압에 기초하여 메모리 장치의 동작 종료를 판단하고, 동작 종료 명령을 출력하는 동작 종료 판단부와, 상기 동작 종료 판단부의 동작 종료 판단 결과에 기초하여 기 설정된 전압 값을 가지는 터미네이션 전압을 생성하는 터미네이션 전압 생성부, 및 스위치부를 포함한다. 상기 스위치부는, 상기 동작 종료 명령에 따라 턴온(turn on)되는 복수의 스위치를 포함하고, 상기 터미네이션 전압 생성부에서 입력되는 상기 터미네이션 전압을 메모리 셀 어레이의 복수의 내부노드에 공급한다.

Description

반도체 메모리 장치 및 이의 구동 방법{SEMICONDUCTOR MEMORY APPARATUS AND METHOD OF DRIVING THE SAME}
본 발명은 DRAM(Dynamic Random Access Memory)의 동작 종료 시 내부 전압을 안정화시킬 수 있는 내부 전압 안정화 장치, 상기 내부 전압 안정화 장치를 포함하는 반도체 메모리 장치 및 상기 반도체 메모리 장치의 구동 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)의 연속적인 동작을 위해서 전원 인가 시 내부 노드들의 전압을 초기 값으로 설정하였다. DRAM(Dynamic Random Access Memory)의 동작이 종료되면 파워 커패시터(power capacitor)에 전하가 남아있게 되는데, 내부 전압의 안정화를 위해서 내부에 남아있는 전하에 대한 별도의 처리를 수행하지 않는다. DRAM의 디자인 룰이 축소되고, 패턴의 미세화가 진행됨에 따라서 DRAM의 동작 종료 이후에 내부에 잔존하는 전하로 인해 동작 에러 및 예상치 않았던 문제들이 발생할 수 있다.
본 개시에 따른 실시 예들의 과제는 DRAM(Dynamic Random Access Memory)의 동작 종료 시 내부 전압을 안정화시킬 수 있는 내부 전압 안정화 장치를 제공하는데 있다.
본 개시에 따른 실시 예들의 과제는 DRAM의 동작 종료 시 내부 전압을 안정화시킬 수 있는 내부 전압 안정화 장치를 포함하는 반도체 메모리 장치 및 이의 구동 방법을 제공하는데 있다.
본 개시의 실시 예에 따른 반도체 메모리 장치는 메모리 셀 유닛 및 내부 전압 안정화 장치를 포함한다. 상기 메모리 셀 유닛은, 로우 어드레스 신호를 디코딩하여 복수의 워드라인 선택신호들을 발생시키는 로우 디코더와, 컬럼 어드레스 신호를 디코딩하여 복수의 컬럼 선택신호들을 발생시키는 컬럼 디코더, 및 복수의 워드라인들과 복수의 비트라인 사이에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함한다. 상기 내부 전압 안정화 장치는, 입력되는 외부 전압에 기초하여 메모리 장치의 동작 종료를 판단하고, 동작 종료 명령을 출력하는 동작 종료 판단부와, 상기 동작 종료 판단부의 동작 종료 판단 결과에 기초하여 기 설정된 전압 값을 가지는 터미네이션 전압을 생성하는 터미네이션 전압 생성부, 및 스위치부를 포함한다. 상기 스위치부는, 상기 동작 종료 명령에 따라 턴온(turn on)되는 복수의 스위치를 포함하고, 상기 터미네이션 전압 생성부에서 입력되는 상기 터미네이션 전압을 메모리 셀 어레이의 복수의 내부노드에 공급한다.
본 개시의 실시 예에 따른 반도체 메모리 장치는, 복수의 메모리 셀을 포함하는 메모리 셀 어레이, 및 입력되는 외부 전압에 기초하여 메모리 장치의 동작 종료를 판단하고, 동작 종료 시 기 설정된 전압 값을 가지는 터미네이션 전압을 생성하여 상기 메모리 셀 어레이의 복수의 내부노드에 공급하는 내부 전압 안정화 장치를 포함할 수 있다.
본 개시의 실시 예에 따른 반도체 메모리 장치는, 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 및 입력되는 외부 전압에 기초하여 메모리 장치의 동작 종료를 판단하고, 동작 종료 시 기 설정된 전압 값을 가지는 하나의 터미네이션 전압을 생성하여 상기 메모리 셀 어레이의 복수의 내부노드에 공급하는 내부 전압 안정화 장치를 포함한다. 상기 메모리 셀 어레이는 상기 터미네이션 전압의 입력을 위한 복수의 입력 라인을 포함한다. 상기 내부 전압 안정화 장치는, 상기 메모리 장치의 동작 종료를 판단하여 동작 종료 명령을 출력하는 동작 종료 판단부와, 입력되는 전압 모드에 따라 터미네이션 전압의 값을 조절하는 터미네이션 전압 생성부, 및 상기 동작 종료 명령에 따라 턴온(turn on)되어 상기 터미네이션 전압을 상기 메모리 셀 어레이의 내부노드들로 출력하는 복수의 스위치를 포함한다.
본 개시에 따른 실시 예들에 따르면, DRAM의 동작 종료 시 DRAM의 내부노드들의 전압을 안정화시킬 수 있다.
본 개시에 따른 실시 예들에 따르면, DRAM의 동작 종료 시 기 설정된 전압으로 DRAM의 내부 전압을 리셋시킬 수 있다.
도 1은 본 개시의 실시 예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 2는 메모리 장치의 동작 종료 후, 내부 노드들에 남아있는 전압에 따른 문제점을 설명하기 위한 도면이다.
도 3은 도 1에 도시된 동작 종료 판단부를 나타내는 도면이다.
도 4a는 내부 전압을 이용하여 터미네이션 전압을 출력하는 일 예를 나타내는 도면이다.
도 4b는 터미네이션 전압 생성부에서 복수의 터미네이션 전압을 생성하고, 전압 모드에 따라 터미네이션 전압을 출력하는 것을 나타내는 도면이다.
도 4c는 전압 모드에 따라 복수의 내부 전압 중에서 하나의 전압을 선택하여 터미네이션 전압으로 출력하는 것을 나타내는 도면이다.
도 5는 동작 종료 명령에 의해서 스위치부가 동작하여 터미네이션 전압이 메모리 셀 어레이의 내부노드로 입력되는 것을 나타내는 도면이다.
도 6은 도 1에 도시된 메모리 유닛을 나타내는 도면이다.
도 7은 메모리 장치의 동작 종료 후, 하나의 터미네이션 전압으로 내부 노드들의 전압을 안정화시키는 것을 나타내는 도면이다.
도 8은 메모리 장치의 동작 종료 후, 복수의 터미네이션 전압으로 내부 노드들의 전압을 안정화시키는 것을 나타내는 도면이다.
도 9는 본 개시의 반도체 메모리 장치가 메모리 모듈에 적용되는 것을 나타내는 도면이다.
도 10은 본 개시의 반도체 메모리 장치가 모바일 시스템에 적용되는 것을 나타내는 도면이다.
이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시 예들의 내부 전압 안정화 장치, 상기 내부 전압 리셋 장치를 포함하는 반도체 메모리 장치 및 이의 구동 방법을 설명하면 다음과 같다.
도 1은 본 개시의 실시 예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 1을 참조하면, 본 개시의 실시 예에 따른 반도체 메모리 장치(10)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)일 수 있다.
본 개시의 실시 예에 따른 반도체 메모리 장치(10)는 내부 전압 안정화 장치(100) 및 메모리 유닛(200)을 포함할 수 있다. 내부 전압 안정화 장치(100)는 동작 종료 판단부(110), 터미네이션 전압 생성부(120) 및 스위치부(130)를 포함할 수 있다. 메모리 유닛(200)은 복수의 메모리 셀이 배열된 메모리 셀 어레이(210)를 포함할 수 있다.
도 2는 메모리 장치의 동작 종료 후, 내부 노드들에 남아있는 전압에 따른 문제점을 설명하기 위한 도면이다.
도 1 및 도 2를 참조하면, 메모리 장치(10)의 라이팅/로딩 동작이 완료되면 메모리 셀 어레이(210)의 내부노드들에는 이전에 주입된 전하가 남아있게 된다. 내부노드들에 남아있는 전하가 어떻게 변화될지 알 수 없다. 동일 극성을 가지는 전하가 메모리 셀 어레이(210)의 특정 내부노드에 집중되면 다른 내부노드들과의 전위차가 발생할 수 있다. 내부노드들 간에 전위차가 발생하면 전하들이 이동하게 되고, 전하들의 이동에 의해서 커패시터의 전하 손실을 발생시킬 수 있다. 또한, 내부노드들 간의 전하 이동에 의해서 메모리 장치(10)의 다음 동작 시 동작 에러를 발생시킬 수 있다.
본 개시의 실시 예에 따른 반도체 메모리 장치(10)는 내부 전압 안정화 장치(100)에서 동작이 종료되는 것을 감지하여, 터미네이션 전압을 생성할 수 있다.
내부 전압 안정화 장치(100)는 생성된 터미네이션 전압을 메모리 유닛(200)의 메모리 셀 어레이(210)의 내부노들로 입력시킬 수 있다. 내부 전압 안정화 장치(100)는 메모리 장치(10)의 동작 종료 시, 메모리 셀 어레이(210)의 내부노들에 터미네이션 전압을 공급하여 내부노드들의 전압을 안정화시킬 수 있다.
도 3은 도 1에 도시된 동작 종료 판단부를 나타내는 도면이다.
도 1 및 도 3을 참조하면, 동작 종료 판단부(110)는 전압 연산부(112) 및 동작 종료 명령 생성부(114)를 포함할 수 있다.
전압 연산부(112)는 메모리 장치(10)의 동작 종료를 판단하기 위하여, 외부에서 입력되는 외부전압(Vext)이 기 설정된 기준전압과 일치하는지 판단한다. 전압 연산부(112)는 판단결과에 따른 연산값(Vext-α)을 생성하여 동작 종료 명령 생성부(114)로 출력할 수 있다.
동작 종료 명령 생성부(114)는 외부전압(Vext)과 전압 연산부(112)에서 입력된 연산값(Vext-α)을 비교하여 메모리 장치(10)의 동작 종료 여부를 판단할 수 있다.
일 예로서, 동작 종료 명령 생성부(114)는 외부에서 입력되는 외부전압(Vext)이 시간 경과에 따라 점차적으로 감소하여 기 설정된 기준전압에 도달하면 메모리 장치(10)의 동작이 종료되는 것으로 판단할 수 있다.
일 예로서, 동작 종료 명령 생성부(114)는 외부에서 입력되는 외부전압(Vext)의 변화를 감지하여 기 설정된 기준전압에 도달하면 메모리 장치(10)의 동작이 종료되는 것으로 판단할 수 있다.
일 예로서, 동작 종료 명령 생성부(114)는 외부에서 입력되는 외부전압(Vext)이 시간 경과에 따라 점차적으로 감소하여 기 설정된 기준전압에 도달하면 메모리 장치(10)의 동작이 종료되는 것으로 판단할 수 있다.
일 예로서, 동작 종료 명령 생성부(114)는 외부에서 입력되는 외부전압(Vext)이 기 설정된 기준전압과 일치하면 메모리 장치(10)의 동작이 종료되는 것으로 판단할 수 있다.
동작 종료 명령 생성부(114)는 메모리 장치(10)의 동작이 종료되는 것으로 판단된 경우, 동작 종료 명령을 생성할 수 있다. 동작 종료 명령 생성부(114)는 동작 종료 명령을 터미네이션 전압 생성부(120) 및 스위치(130)로 출력할 수 있다.
도 4a는 내부 전압을 이용하여 터미네이션 전압을 출력하는 일 예를 나타내는 도면이다.
도 4a를 참조하면, 터미네이션 전압 생성부(120)는 동작 종료 판단부(110)로부터 입력된 동작 종료 명령에 기초하여 터미네이션 전압을 생성할 수 있다. 터미네이션 전압 생성부(120)는 입력되는 전압 모드에 기초하여 터미네이션 전압의 값을 조절할 수 있다. 터미네이션 전압 생성부(120)는 전압 모드에 기초하여 0V ~ -10V의 전압 값을 가지는 터미네이션 전압을 생성할 수 있다.
일 예로서, 터미네이션 전압 생성부(120)는 메모리 장치(10)에서 생성되는 내부 전압을 입력 받아, 기 설정된 전압 값을 가지는 터미네이션 전압을 생성할 수 있다. 터미네이션 전압 생성부(120)는 생성된 터미네이션 전압을 스위치부(130)로 출력할 수 있다.
일 예로서, 터미네이션 전압 생성부(120)는 메모리 장치(10)에서 생성되는 내부 전압을 입력 받을 수 있다. 터미네이션 전압 생성부(120)는 입력된 내부 전압을 터미네이션 전압으로 스위치부(130)로 출력할 수 있다. 터미네이션 전압 생성부(120)는 메모리 장치(10)에서 생성되는 내부 전압을 스위치부(130)로 전달할 수 있다. 따라서, 터미네이션 전압 생성부(120)는 전압을 변경하기 위한 별도의 회로를 구비할 필요가 없어 제조 비용을 줄이고, 회로 설계를 간소화시킬 수 있다.
도 4b는 터미네이션 전압 생성부에서 복수의 터미네이션 전압을 생성하고, 전압 모드에 따라 터미네이션 전압을 출력하는 것을 나타내는 도면이다.
도 4b를 참조하면, 터미네이션 전압 생성부(120)는 동작 종료 판단부(110)로부터 입력된 동작 종료 명령에 기초하여 터미네이션 전압을 생성할 수 있다. 터미네이션 전압 생성부(120)는 복수의 터미네이션 전압 생성기(122)를 포함할 수 있다. 복수의 터미네이션 전압 생성기(122)는 입력되는 전압 모드에 기초하여 터미네이션 전압의 값을 조절할 수 있다.
일 예로서, 터미네이션 전압 생성부(120)는 입력되는 전압모드에 기초하여 기 설정된 전압 값을 가지는 터미네이터 전압을 생성할 수 있다. 터미네이션 전압 생성부(120)는 0V ~ -10V의 전압 값을 가지는 터미네이션 전압을 생성할 수 있다. 복수의 터미네이션 전압 생성기(122)는 모두 동일한 전압 값의 터미네이터 전압을 생성할 수 있다. 복수의 터미네이션 전압 생성기(122)에서 생성된 터미네이터 전압은 스위치부(130)로 출력될 수 있다.
일 예로서, 터미네이션 전압 생성부(120)는 입력되는 전압모드에 기초하여 기 설정된 전압 값을 가지는 터미네이터 전압을 생성할 수 있다. 복수의 터미네이션 전압 생성기(122) 각각은 서로 다른 전압 값의 터미네이터 전압을 생성할 수 있다. 복수의 터미네이션 전압 생성기(122)에서 생성된 터미네이터 전압은 스위치부(130)로 출력될 수 있다.
일 예로서, 터미네이션 전압 생성부(120)는 입력되는 전압모드에 기초하여 기 설정된 전압 값을 가지는 터미네이터 전압을 생성할 수 있다. 복수의 터미네이션 전압 생성기(122) 중 일부는 제1 전압 값을 가지는 제1 터미네이터 전압을 생성할 수 있다. 복수의 터미네이션 전압 생성기(122) 중 일부는 제2 전압 값을 가지는 제2 터미네이터 전압을 생성할 수 있다. 터미네이션 전압 생성부(120)는 제1 터미네이터 전압 및 제2 터미네이터 전압을 스위치부(130)로 출력할 수 있다.
일 예로서, 터미네이션 전압 생성부(120)는 제1 터미네이터 전압 및 제2 터미네이터 전압은 스위치부(130)의 서로 다른 스위치로 입력될 수 있다. 제1 터미네이터 전압은 스위치부(130)의 제1 스위치에 입력되고, 제2 터미네이션 전압은 스위치부(130)의 제2 스위치에 입력될 수 있다. 스위치부(130)의 제1 스위치는 제1 터미네이션 전압을 메모리 셀 어레이(210)의 제1 내부노드에 공급할 수 있다. 스위치부(130)의 제2 스위치는 제2 터미네이션 전압을 메모리 셀 어레이(210)의 제2 내부노드에 공급할 수 있다.
도 4c는 전압 모드에 따라 복수의 내부 전압 중에서 하나의 전압을 선택하여 터미네이션 전압으로 출력하는 것을 나타내는 도면이다.
도 4c를 참조하면, 터미네이션 전압 생성부(120)는 동작 종료 판단부(110)로부터 입력된 동작 종료 명령에 기초하여 터미네이션 전압을 생성할 수 있다. 터미네이션 전압 생성부(120)는 입력되는 전압 모드에 따라 터미네이션 전압의 값을 조절할 수 있다. 터미네이션 전압 생성부(120)는 전압 모드에 따라 0V ~ -10V의 전압 값을 가지는 터미네이션 전압을 생성할 수 있다.
일 예로서, 터미네이션 전압 생성부(120)는 메모리 장치(10)에서 생성되는 복수의 내부 전압을 입력 받을 수 있다. 터미네이션 전압 생성부(120)는 입력된 내부 전압을 터미네이션 전압으로 스위치부(130)로 출력할 수 있다.
일 예로서, 터미네이션 전압 생성부(120)는 입력되는 전압모드에 기초하여, 메모리 장치(10)에서 생성되는 복수의 내부 전압 중에서 하나를 터미네이션 전압으로 출력할 수 있다. 터미네이션 전압 생성부(120)에서 하나의 터미네이션 전압이 스위치부(130)로 출력될 수 있다.
일 예로서, 터미네이션 전압 생성부(120)는 입력되는 전압모드에 기초하여, 메모리 장치(10)에서 생성되는 복수의 내부 전압 각각을 터미네이션 전압으로 출력할 수 있다. 터미네이션 전압 생성부(120)에서 서로 다른 전압 값을 가지는 복수의 터미네이션 전압이 스위치부(130)로 출력될 수 있다.
일 예로서, 터미네이션 전압 생성부(120)는 입력되는 전압모드에 기초하여 메모리 장치(10)에서 생성되는 복수의 내부 전압 중 일부를 터미네이션 전압으로 출력할 수 있다. 터미네이션 전압 생성부(120)는 메모리 장치(10)에서 생성되는 복수의 내부 전압 중 제1 내부 전압을 제1 터미네이션 전압으로 수위치부(130)로 출력할 수 있다. 터미네이션 전압 생성부(120)는 메모리 장치(10)에서 생성되는 복수의 내부 전압 중 제2 내부 전압을 제2 터미네이션 전압으로 수위치부(130)로 출력할 수 있다.
터미네이션 전압 생성부(120)는 메모리 장치(10)에서 생성되는 내부 전압을 스위치부(130)로 전달할 수 있다. 따라서, 터미네이션 전압 생성부(120)는 전압을 변경하기 위한 별도의 회로를 구비할 필요가 없어 제조 비용을 줄이고, 회로 설계를 간소화시킬 수 있다.
도 5는 동작 종료 명령에 의해서 스위치부가 동작하여 터미네이션 전압이 메모리 셀 어레이의 내부노드로 입력되는 것을 나타내는 도면이다.
도 1, 도 4a 내지 도 4c 및 도 5를 참조하면, 스위치부(130)는 복수의 스위치(132)를 포함할 수 있다. 복수의 스위치(132) 각각은 메모리 셀 어레이(210)의 복수의 내부노드들과 연결될 수 있다. 복수의 스위치(132) 각각은 동작 종료 판단부(110)에서 동작 종료 명령이 입력되면 턴온(turn on)될 수 있다. 복수의 스위치(132)가 턴온(turn on)되면 터미네이션 전압 생성부(120)에서 입력된 터미네이션 전압이 메모리 셀 어레이(210)의 내부노드들로 입력될 수 있다.
일 예로서, 스위치부(130)에는 하나의 터미네이션 전압이 공급될 수 있다. 복수의 스위치(132)는 동작 종료 명령에 의해 함께 턴온(turn on)될 수 있다. 복수의 스위치(132)가 턴온(turn on)되면 동일한 전압 값을 가지는 터미네이션 전압이 메모리 셀 어레이(210)의 모든 내부노드에 입력될 수 있다.
일 예로서, 스위치부(130)에는 서로 다른 전압 값을 가지는 복수의 터미네이션 전압이 공급될 수 있다. 복수의 스위치(132)는 동작 종료 명령에 의해 함께 턴온(turn on)될 수 있다. 복수의 스위치(132)가 턴온(turn on)되면 서로 다른 전압 값을 가지는 복수의 터미네이션 전압 각각이 메모리 셀 어레이(210)의 각각의 내부노드에 입력될 수 있다.
도 6은 도 1에 도시된 메모리 유닛을 나타내는 도면이다.
도 6을 참조하면, 메모리 유닛(200)은 메모리 셀 어레이(210), 라이트 경로부(220), 데이터 입력부(230), 리드 경로부(240), 데이터 출력부(250), 로우 어드레스 발생기(260), 로우 디코더(270), 컬럼 어드레스 발생기(280) 및 컬럼 디코더(290)를 포함할 수 있다.
로우 어드레스 발생기(260)는 초기 리프레쉬 명령(IREF) 또는 리프레쉬 명령(REF)에 응답하여 리프레쉬 로우 어드레스(rra)를 로우 어드레스 신호(ra)로 발생시킬 수 있다. 로우 어드레스 발생기(260)는 액티브 명령(ACT)에 응답하여 로우 어드레스(RADD)를 로우 어드레스 신호(ra)로 발생시킬 수 있다.
로우 디코더(270)는 로우 어드레스 신호(ra)를 디코딩하여 복수의 워드라인 선택신호들(wl)을 발생시킬 수 있다.
컬럼 어드레스 발생기(280)는 라이트 명령(WR) 또는 리드 명령(RD)에 기초하여 컬럼 어드레스(CADD)를 컬럼 어드레스 신호(ca)로 발생시킬 수 있다.
컬럼 디코더(290)는 컬럼 어드레스 신호(ca)를 디코딩하여 복수의 컬럼 선택신호들(csl)을 발생시킬 수 있다.
메모리 셀 어레이(210)는 복수의 워드라인 선택신호들에 의해서 선택되는 복수의 워드라인들을 포함할 수 있다. 메모리 셀 어레이(210)는 복수의 컬럼 선택신호들에 의해서 선택되는 복수의 비트라인들 포함할 수 있다. 메모리 셀 어레이(210)는 복수의 워드라인들과 복수의 비트라인 사이에 연결된 복수의 메모리 셀들을 포함할 수 있다.
메모리 셀 어레이(210)는 라이트 명령(WR)에 응답하여 복수의 워드라인 선택신호들(wl)과 복수의 컬럼 선택신호들(csl)에 의해서 선택된 메모리 셀들로 데이터를 입력할 수 있다. 메모리 셀 어레이(210)는 리드 명령(RD)에 응답하여 선택된 메모리 셀들로부터 데이터를 출력할 수 있다.
메모리 셀 어레이(210)는 초기 리프레쉬 명령(IREF) 또는 리프레쉬 명령(REF)에 응답하여 복수의 메모리 셀들에 대한 초기 리프레쉬 동작 또는 리프레쉬 동작을 수행할 수 있다. 초기 리프레쉬 동작은 리프레쉬 동작과 동일하거나 다를 수 있다. 메모리 셀 어레이(210)는 초기 리프레시 명령(IREF)에 응답하여 적어도 2개 (4개, 또는 8개 등, 즉, 2n개(n은 자연수))의 워드라인들이 동시에 선택되고, 선택된 적어도 2개의 워드라인들에 연결된 메모리 셀들 각각의 축적된 전하량에 기초하여 초기 리프레쉬 동작을 수행할 수 있다. 메모리 셀 어레이(210)는 초기 리프레쉬 동작에 의해서 각각의 메모리 셀에 “0” 또는 “1”의 데이터를 저장할 수 있다.
라이트 경로부(220)는 초기화 신호(init)에 응답하여 초기화되어 초기 데이터를 가질 수 있다. 라이트 경로부(220)는 라이트 명령(WR)에 응답하여 데이터(di)를 입력하여 메모리 셀 어레이(210)로 데이터(DI)를 라이트할 수 있다.
데이터 입력부(230)는 라이트 명령(WR)이 발생되면, 데이터(DQ)를 입력하여 라이트 경로부(220)로 데이터(di)를 출력할 수 있다.
리드 경로부(240)는 리드 명령(RD)이 발생되면, 메모리 셀 어레이(210)로부터 리드되는 데이터(DO)를 입력하여 데이터(do)를 출력할 수 있다.
데이터 출력부(250)는 리드 명령(RD)이 발생되면, 리드 경로부(240)로부터 출력되는 데이터(do)를 입력하여 데이터(DQ)를 출력할 수 있다.
일 예로서, 메모리 셀 어레이(210)에는 터미네이션 전압의 입력을 위한 복수의 입력 라인이 배치될 수 있다. 스위치부(130)로부터 출력되는 터미네이션 전압은, 상기 입력 라인을 통해서 메모리 셀 어레이(210)의 내부노드들로 입력될 수 있다.
일 예로서, 스위치부(130)로부터 출력되는 터미네이션 전압은, 데이터 입력부(230), 라이트 경로부(220)를 통해서 메모리 셀 어레이(210)의 내부노드들로 입력될 수 있다.
도시하지 않았지만, 메모리 유닛(200)은 초기화부 및 안티 퓨즈부를 포함할 수 있다. 안티 퓨즈부는 불량 어드레스 신호가 프로그램될 수 있다. 초기화부에서 초기화 신호(init)가 발생되면, 안티 퓨즈부는 프로그램된 불량 어드레스 신호(sadd)를 출력할 수 있다. 안티퓨즈부는 프로그램된 불량 어드레스 신호(sadd)를 출력하면 초기화 종료 신호(cd)를 발생할 수 있다.
초기화부에서 발생되는 초기화 신호(init)에 응답하여 로우 어드레스 발생기(260), 컬럼 어드레스 발생기(280), 로우 디코더(270), 컬럼 디코더(290), 데이터 입력부(230), 리드 경로부(240), 또는 데이터 출력부(250)의 내부 노드들이 초기화되어 초기 값을 가질 수 있다.
메모리 셀 어레이(210)는 리던던트 워드라인 선택신호에 의해서 선택되는 리던던트 워드라인 또는 리던던스 컬럼 선택신호에 의해서 선택되는 리던던트 비트라인들 사이에 연결된 리던던트 메모리 셀들을 포함할 수 있다. 불량 어드레스 신호(sadd)는 로우 디코더(270) 또는 컬럼 디코더(290)로 인가될 수 있다. 로우 디코더(270) 또는 컬럼 디코더(290)는 로우 어드레스 신호(ra) 또는 컬럼 어드레스 신호(ca)가 불량 어드레스 신호(sadd)와 일치하면, 로우 어드레스 신호(ca) 또는 컬럼 어드레스 신호(ca)에 해당하는 워드라인 선택신호 또는 컬럼 선택신호를 활성화하지 않는다. 워드라인 선택신호 또는 컬럼 선택신호가 활성화되지 않으면, 리던던트 워드라인 선택신호 또는 리던던트 컬럼 선택신호를 활성화할 수 있다. 이에 따라, 메모리 셀 어레이(210)의 불량 메모리 셀들이 리던던트 메모리 셀들로 대체될 수 있다.
도 7은 메모리 장치의 동작 종료 후, 하나의 터미네이션 전압으로 내부 노드들의 전압을 안정화시키는 것을 나타내는 도면이다. 도 8은 메모리 장치의 동작 종료 후, 복수의 터미네이션 전압으로 내부 노드들의 전압을 안정화시키는 것을 나타내는 도면이다.
도 1, 도 7 및 도 8을 참조하면, 메모리 셀 어레이(210)의 각 셀에 입력된 전압의 처리 없이 메모리 장치(10)의 동작이 종료될 경우, 메모리 셀 어레이(210)의 각 셀에 내부에 전하게 잔류하게 된다.
도 7에 도시된 바와 같이, 내부 전압 안정화 장치(100)는 메모리 장치(10)의 동작 종료가 감지되면, 0V ~ -10V의 전압 값을 가지는 터미네이션 전압을 생성할 수 있다. 내부 전압 안정화 장치(100)는 입력되는 전압 모드에 따라서 0V ~ -10V 범위 내에서 터미네이션 전압의 전압 값을 조절할 수 있다. 내부 전압 안정화 장치(100)는 동일한 전압 값을 가지는 터미네이션 전압을 메모리 셀 어레이(210)의 전체 내부노드에 공급하여 메모리 셀 어레이(210)의 전체 내부노드의 전압을 안정화시킬 수 있다.
도 8에 도시된 바와 같이, 내부 전압 안정화 장치(100)는 메모리 장치(10)의 동작 종료가 감지되면, 0V ~ -10V의 전압 값을 가지는 복수의 터미네이션 전압을 생성할 수 있다. 내부 전압 안정화 장치(100)는 입력되는 전압 모드에 따라서 0V ~ -10V 범위 내에서 터미네이션 전압의 전압 값을 조절할 수 있다.
내부 전압 안정화 장치(100)는 메모리 셀 어레이(210)의 전체 내부노드 중 일부에 제1 터미네이션 전압을 공급할 수 있다. 내부 전압 안정화 장치(100)는 메모리 셀 어레이(210)의 전체 내부노드 중 일부에 제2 터미네이션 전압을 공급할 수 있다. 제1 터미네이션 전압과 제2 터미네이션 전압은 서로 다른 전압 값을 가질 수 있다. 내부 전압 안정화 장치(100)는 메모리 셀 어레이(210)의 전체 내부노드에 터미네이션 전압을 공급하여 메모리 셀 어레이(210)의 전체 내부노드의 전압을 안정화시킬 수 있다. 본 개시의 실시 예에 따른 반도체 메모리 장치(10)는 메모리 셀 어레이(210)의 전체 내부노드의 전압을 터미네이션 전압으로 안정화시켜, 잔존하는 전하로 인한 동작 에러, 특성 변화 및 커패시터의 열화를 방지할 수 있다.
도 9는 본 개시의 반도체 메모리 장치가 메모리 모듈에 적용되는 것을 나타내는 도면이다.
도 9를 참조하면, 메모리 모듈(1000)은 복수의 메모리 장치들(1100)을 포함할 [0144] 수 있다. 실시예에 따라, 메모리 모듈(1000)은 UDIMM(Unbuffered Dual In-line Memory Module), RDIMM(Registered Dual In-line Memory Module), FBDIMM(Fully Buffered Dual In-line Memory Module), LRDIMM(Load Reduced Dual In-line Memory Module) 등일 수 있다.
메모리 모듈(1000)은 메모리 컨트롤러로부터 복수의 신호선들을 통하여 커맨드, 어드레스 및 데이터를 수신할 수 있다. 메모리 모듈(1000)은 상기 커맨드, 상기 어드레스 및 상기 데이터를 버퍼링하여 메모리 장치들(1100)에 제공하는 버퍼(1200)를 더 포함할 수 있다. 메모리 모듈(1000)의 메모리 장치들(1100)은 도 1 내지 도 8에 도시된 메모리 장치(100)로 구현될 수 있다.
버퍼(1200)와 메모리 장치들(1100) 사이의 데이터 전송선들은 포인트-투-포인트 방식으로 연결될 수 있다. 또한, 버퍼(1200)와 메모리 장치들(1100) 사이의 커맨드/어드레스 전송선들은 멀티-드롭 방식, 데이지-체인 방식, 또는 플라이-바이 데이지-체인 방식으로 연결될 수 있다. 버퍼(1200)가 상기 커맨드, 상기 어드레스 및 상기 데이터를 모두 버퍼링하므로, 상기 메모리 컨트롤러는 버퍼(1200)의 로드만을 구동함으로써 메모리 모듈(1000)과 인터페이스 할 수 있다. 메모리 모듈(1000)은 보다 많은 수의 메모리 장치들(1100) 및 메모리 랭크들을 포함할 수 있고, 메모리 시스템은 보다 많은 수의 메모리 모듈들(1000)을 포함할 수 있다.
도 10은 본 개시의 반도체 메모리 장치가 모바일 시스템에 적용되는 것을 나타내는 도면이다.
도 10을 참조하면, 모바일 시스템(2000)은 어플리케이션 프로세서(2100), 통신(Connectivity)부(2200), 유저 인터페이스(2300), 비휘발성 메모리 장치(2400, NVM), 휘발성 메모리 장치(2500, VM) 및 파워 서플라이(2600)를 포함할 수 있다.
일 예로서, 모바일 시스템(2000)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(2100)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 일 예로서, 어플리케이션 프로세서(2100)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(2100)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 일 예로서, 어플리케이션 프로세서(2100)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(2200)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 일 예로서, 통신부(2200)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다.
일 예로서, 통신부(2200)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
휘발성 메모리 장치(2500)는 어플리케이션 프로세서(2100)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 휘발성 메모리 장치(2500)는 도 1 내지 도 8에 도시된 메모리 장치(100)로 구현될 수 있다.
비휘발성 메모리 장치(2400)는 모바일 시스템(2000)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 일 예로서, 비휘발성 메모리 장치(2400)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
유저 인터페이스(2300)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다.
파워 서플라이(2600)는 모바일 시스템(2000)의 동작 전압을 공급할 수 있다.
또한, 실시 예에 따라, 모바일 시스템(2000)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(2000) 또는 모바일 시스템(2000)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 일 예로서, 모바일 시스템(2000) 또는 모바일 시스템(2000)의 구성요소들은 PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(PlasticLeaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer
Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
10: 메모리 장치 100: 내부 전압 안정화 장치
110: 동작 종료 판단부 112: 전압 연산부
114: 동작 종료 명령 생성부 120: 터미네이션 전압 생성부
122: 터미네이션 전압 생성기 130: 스위치부
132: 스위치 200: 메모리 유닛
210: 메모리 셀 어레이 220: 라이트 경로부
230: 데이터 입력부 240: 리드 경로부
250: 데이터 출력부 260: 로우 어드레스 발생기
270: 로우 디코더 280: 컬럼 어드레스 발생기
290: 컬럼 디코더

Claims (10)

  1. 메모리 셀 유닛 및 내부 전압 안정화 장치를 포함하고,
    상기 메모리 셀 유닛은,
    로우 어드레스 신호를 디코딩하여 복수의 워드라인 선택신호들을 발생시키는 로우 디코더;
    컬럼 어드레스 신호를 디코딩하여 복수의 컬럼 선택신호들을 발생시키는 컬럼 디코더; 및
    복수의 워드라인들과 복수의 비트라인 사이에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;를 포함하고,
    상기 내부 전압 안정화 장치는,
    입력되는 외부 전압에 기초하여 메모리 장치의 동작 종료를 판단하고, 동작 종료 명령을 출력하는 동작 종료 판단부;
    상기 동작 종료 판단부의 동작 종료 판단 결과에 기초하여 기 설정된 전압 값을 가지는 터미네이션 전압을 생성하는 터미네이션 전압 생성부; 및
    상기 동작 종료 명령에 따라 턴온(turn on)되는 복수의 스위치를 포함하고, 상기 터미네이션 전압 생성부에서 입력되는 상기 터미네이션 전압을 복수의 입력 라인들을 통하여 상기 메모리 셀 어레이의 복수의 내부노드들에 공급하는 스위치부;를 포함하는, 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 터미네이션 전압 생성부는, 외부의 장치로부터 입력되는 전압 모드에 따라 터미네이션 전압의 값을 조절하는, 반도체 메모리 장치.
  3. 제2 항에 있어서,
    상기 터미네이션 전압 생성부는, 상기 전압 모드에 기초하여 하나의 터미네이션 전압을 생성하고, 상기 하나의 터미네이션 전압을 상기 스위치부로 출력하는, 반도체 메모리 장치.
  4. 제3 항에 있어서,
    상기 스위치부는 상기 하나의 터미네이션 전압을 상기 메모리 셀 어레이의 복수의 내부노드들에 공급하는, 반도체 메모리 장치.
  5. 제2 항에 있어서,
    상기 터미네이션 전압 생성부는, 복수의 터미네이션 전압 생성기를 포함하고, 상기 복수의 터미네이션 전압 생성기 각각은 서로 다른 값의 복수의 터미네이션 전압을 생성하고,
    상기 복수의 터미네이션 전압 생성기에서 생성된 각각의 터미네이션 전압을 서로 다른 스위치에 공급하는, 반도체 메모리 장치.
  6. 제5 항에 있어서,
    상기 스위치부는 상기 복수의 터미네이션 전압을 상기 복수의 입력 라인들을 통하여 상기 메모리 셀 어레이의 복수의 내부노드에 공급하는, 반도체 메모리 장치.
  7. 제2 항에 있어서,
    상기 터미네이션 전압 생성부는, 복수의 터미네이션 전압 생성기를 포함하고, 상기 복수의 터미네이션 전압 생성기 중에서 일부는 제1 터미네이션 전압을 생성하고, 상기 복수의 터미네이션 전압 생성기 중에서 나머지 일부는 제2 터미네이션 전압을 생성하고,
    상기 제1 터미네이션 전압 및 상기 제2 터미네이션 전압을 서로 다른 스위치에 공급하는, 반도체 메모리 장치.
  8. 제2 항에 있어서,
    상기 터미네이션 전압 생성부는, 0V ~ -10V의 터미네이션 전압을 생성하는, 반도체 메모리 장치.
  9. 복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이와 연결된 라이트 경로부;
    상기 라이트 경로부와 연결된 데이터 입력부; 및
    입력되는 외부 전압에 기초하여 메모리 장치의 동작 종료를 판단하고, 동작 종료 시 기 설정된 전압 값을 가지는 터미네이션 전압을 생성하여 복수의 입력 라인들을 통하여 상기 메모리 셀 어레이의 복수의 내부노드들에 공급하는 내부 전압 안정화 장치;를 포함하는, 반도체 메모리 장치.
  10. 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 및
    입력되는 외부 전압에 기초하여 메모리 장치의 동작 종료를 판단하고, 동작 종료 시 기 설정된 전압 값을 가지는 하나의 터미네이션 전압을 생성하여 상기 메모리 셀 어레이의 복수의 내부노드에 공급하는 내부 전압 안정화 장치;를 포함하고,
    메모리 셀 어레이는 상기 터미네이션 전압의 입력을 위한 복수의 입력 라인을 포함하고,
    상기 내부 전압 안정화 장치는,
    상기 메모리 장치의 동작 종료를 판단하여 동작 종료 명령을 출력하는 동작 종료 판단부;
    입력되는 전압 모드에 따라 터미네이션 전압의 값을 조절하는 터미네이션 전압 생성부; 및
    상기 동작 종료 명령에 따라 턴온(turn on)되어 상기 터미네이션 전압을 상기 메모리 셀 어레이의 내부노드들로 출력하는 복수의 스위치를 포함하는, 반도체 메모리 장치.
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