JP2006139851A

JP2006139851A - 半導体メモリのリフレッシュ制御方法及び半導体メモリ

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Publication number: JP2006139851A
Application number: JP2004328290A
Authority: JP
Inventors: Yoshirou Toho; 吉郎利穂; Kazuhiko Kajitani; 一彦梶谷
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2004-11-11
Filing date: 2004-11-11
Publication date: 2006-06-01

Abstract

【課題】リフレッシュ周期の長期化を図り、消費電流を低減可能なセルフリフレッシュ制御方法等を提供する。
【解決手段】メモリアレイ全体のうちデータ保持対象となる所定数のワード線上のメモリセル群である保持領域と、この保持領域の全データのコピー先となるワード線上のメモリセル群であるコピー領域とを区分して設定し、セルフリフレッシュ動作の実行に先立って保持領域の各メモリセルをコピー元とし同一ビット線又は同一ビット線対におけるコピー領域の一又は複数の各メモリセルへのビット情報のコピー動作を実行する。続いて、保持領域のワード線を順次選択駆動すると同時に、対応するコピー領域の一又は複数のワード線を選択駆動することによりセルフリフレッシュ動作を実行する。セルフリフレッシュ動作の際、半導体メモリに供給される電源電圧を、セルフリフレッシュ動作の状況に応じて供給又は停止させるように切り替え制御する。
【選択図】図３

Description

本発明は、例えば携帯用途の機器に搭載される擬似ＳＲＡＭやＤＲＡＭ（Dynamic Random Access Memory）に対するリフレッシュ技術の分野に関し、特に、通常時よりも消費電力を低減するための長周期リフレッシュ動作においてメモリアレイ中に設定された一部の領域のみを対象とするパーシャルアレイセルフリフレッシュ方式の技術分野に関するものである。

近年、携帯電話等の携帯機器には大容量のＤＲＡＭが搭載されるようになっているが、携帯機器の待機時の低消費電力化を図るため、ＤＲＡＭのデータ保持状態における消費電流の低減を図ることに対する要望が強い。そのため、通常動作時よりも十分に長い周期でセルフリフレッシュ動作を実行する長周期リフレッシュの機能を備えたＤＲＡＭが開発されている。そして、長周期リフレッシュにおいて一層の低消費電力化を図る有効な手法として、パーシャルアレイセルフリフレッシュ方式が提案されている（例えば、特許文献１参照）。このパーシャルアレイセルフリフレッシュ方式は、一般に複数のバンクから構成されるメモリアレイ内において、一部のバンクについて選択的にセルフリフレッシュ動作を行うものである。この場合、一部のバンクを保持領域として設定し、保持する必要があるデータを保持領域に記憶させた状態で、保持領域に相当する部分のみ長周期のリフレッシュ動作を実行すればよい。例えば、４バンクのうち２バンクを保持領域として用いる場合、通常のリフレッシュ時に比べてリフレッシュの対象となる領域が半減することになり、ＤＲＡＭの消費電流の低減に有効な手法である。
特開２００４−１１８９３８号公報

しかし、携帯機器のバッテリー使用時間の増加が求められている状況の下、従来のパーシャルアレイセルフリフレッシュ方式を採用しても消費電流の低減として十分ではない。特に、携帯機器の多機能化に伴い大容量のＤＲＡＭを搭載する傾向が強くなり、セルフリフレッシュ時における消費電流のさらなる低減が課題となっている。上述したようにパーシャルアレイセルフリフレッシュ方式ではデータ保持対象のバンクを少なくすれば、その分、消費電流の低減は可能である。しかし、携帯機器の使い勝手の面からデータ保持容量もある程度確保しておく必要があり、この点で待機時におけるＤＲＡＭの消費電流の低減には限界があった。

また、セルフリフレッシュ動作時に、メモリアレイを含むアレイ回路や周辺回路に供給する所定の電源電圧を制御して所定のタイミングで電源供給を停止することにより、ＤＲＡＭの消費電流を低減する手法が知られており、かかる手法をパーシャルアレイ方式に適用することも考えられる。しかし、この場合においてセルフリフレッシュ動作時に流れる電流のうち、電源供給の停止により低減可能なのは電源回路電流（ダイナミックな動作電流ではなく直流電流に相当する）に限られ、セルフリフレッシュ動作に伴うリフレッシュ動作電流は維持する必要がある。通常は、セルフリフレッシュ時に流れる電流の大部分はリフレッシュ動作電流によるものであり、電源回路電流を低減したとしても全体的には十分な電流低減効果を得ることはできなかった。

そこで、本発明はこれらの問題を解決するためになされたものであり、データを保持する保持領域を限定してセルフリフレッシュ動作を実行する場合、リフレッシュ周期のさらなる長期化を可能とし、待機時におけるＤＲＡＭの消費電流を格段に低減し得る半導体メモリのセルフリフレッシュ制御方法等を提供することを目的とする。

上記課題を解決するために、本発明の半導体メモリのリフレッシュ制御方法は、行アドレスに対応するワード線と列アドレスに対応するビット線の交点に配置される複数のメモリセルからなるメモリアレイにデータを保持するためのセルフリフレッシュ動作を制御する半導体メモリのリフレッシュ制御方法であって、前記メモリアレイの全体のうち、データ保持の対象となる所定数のワード線上のメモリセル群である保持領域と、当該保持領域の全データのコピー先となるワード線上のメモリセル群であるコピー領域とを区分して設定するステップと、前記セルフリフレッシュ動作の実行に先立って、前記保持領域の各メモリセルをコピー元とし、同一ビット線又は同一ビット線対における前記コピー領域の一又は複数の各メモリセルへのビット情報のコピー動作を実行するステップと、前記保持領域をセルフリフレッシュの対象として行アドレスを順次指定し、指定された行アドレスに対応するワード線を選択して駆動すると同時に、当該選択ワード線のコピー先として対応する前記コピー領域の一又は複数のワード線を選択して駆動することにより、前記セルフリフレッシュ動作を実行するステップと、前記セルフリフレッシュ動作の際、前記半導体メモリに供給される電源電圧を、前記セルフリフレッシュ動作の状況に応じて供給又は停止させるように切り替え制御するステップを含むことを特徴とする。

このような特徴を有する本発明によれば、データ保持の対象はメモリアレイ全体の一部である保持領域のみに限定され、他の領域は保持領域のデータをコピーするためのコピー領域として用いられる。そして、最初に保持領域からデータ領域へのコピー動作を実行し、続いて保持領域とコピー領域の対応する各々のメモルセルのワード線を同時に選択駆動してセルフリフレッシュ動作を実行する。このとき、コピー元の１個のメモリセルとコピー先の所定数のメモリセルは同一ビット線（又は同一ビット線対）に配置される位置関係にあるため、ワード線の駆動タイミングを適切に制御することにより、コピー動作とセルフリフレッシュ動作を確実に実行することができる。また、セルフリフレッシュの実行時に、データ保持の対象となる保持領域自体の容量（ここで容量は「領域のサイズ」を意味する。以降同じ。）を小さくすることに加えて、１つのビット情報を複数のメモリセルに保持しておくことで蓄積電荷を増大させ、かつビット情報が破壊される確率を減らすことにより、より長周期のリフレッシュが可能となる。さらに、セルフリフレッシュ動作の状況に応じて電源電圧の供給と停止を切り替え制御するので、上述の保持領域の容量を小さくすることとの相乗作用で、半導体メモリの待機時の消費電流を顕著に低減させることができる。

また、本発明の半導体メモリのリフレッシュ制御方法においては、前記ビット情報のコピー動作は、前記保持領域の行アドレスを順次指定し、指定された行アドレスに対応するワード線を選択して駆動するとともに、ビット線出力の増幅に要する所定時間が経過した後に前記選択ワード線のコピー先として対応する前記コピー領域の一又は複数のワード線を選択して駆動することにより実行されることを特徴とする。

また、本発明の半導体メモリのリフレッシュ制御方法においては、前記電源電圧は、前記メモリアレイを含むアレイ回路に供給するアレイ電源と、周辺回路に供給する周辺電源に区分され、前記周辺電源の切り替え制御は、前記セルフリフレッシュ動作中に一部の電源供給を停止するように制御し、前記アレイ電源の切り替え制御は、前記セルフリフレッシュ動作中に所定の周期で電源供給の停止と起動を繰り返すように制御することを特徴とする。

また、本発明の半導体メモリのリフレッシュ制御方法においては、前記セルフリフレッシュにおいて、リフレッシュ周期中の所定タイミングで前記保持領域の全てのワード線を集中的に順次選択するように制御するバーストリフレッシュを実行し、前記アレイ電源の切り替え制御は、前記バーストリフレッシュの動作期間に電源供給を行い、前記バーストリフレッシュの停止期間に電源供給を停止するように制御することを特徴とする。

上述するような本発明における電源制御に伴う一連の特徴により、セルフリフレッシュ動作に不要なアレイ電源や周辺電源の供給を適宜に停止し、セルフリフレッシュ動作時に効果的な電流低減を実現可能にする。

また、本発明の半導体メモリのリフレッシュ制御方法においては、前記保持領域の容量は複数段階を切り替え可能に設定され、それぞれの容量に応じてコピー元の１ビットに対応するコピー先のメモリセル数を選択的に変更可能であることを特徴とする。

また、本発明の半導体メモリのリフレッシュ制御方法においては、前記保持領域の容量が、予め設定された容量以下の各段階に設定されているときは前記電源電圧の切り替え制御を行い、それ以外の各段階に設定されているときは前記電源電圧の切り替え制御を行わないことを特徴とする。

また、本発明の半導体メモリのリフレッシュ制御方法においては、前記電源制御の有無を選択的に設定可能であり、前記セルフリフレッシュに際し、前記電源制御ありに設定されているときは前記電源電圧の切り替え制御を行い、前記電源制御なしに設定されているときは前記電源電圧の切り替え制御を行わないことを特徴とする。

上述するように、本発明の電源制御に際し、保持領域の容量に関係付けたりユーザの選択に応じて電源電圧の切り替え制御を行うようにしたので、ＤＲＡＭの使用状況に応じて柔軟に電源制御方法を定めることができ利便性を高めることができる。

上記課題を解決するために、本発明の半導体メモリは、行アドレスに対応するワード線と列アドレスに対応するビット線の交点に配置される複数のメモリセルを含むアレイ回路と、前記アレイ回路の動作を制御する制御手段を含む周辺回路を有する半導体メモリであって、前記アレイ回路に供給されるアレイ電源と前記周辺回路に供給される周辺電源とを生成する電源生成手段と、前記メモリアレイの全体のうち、データ保持の対象となる所定数のワード線上のメモリセル群である保持領域と、当該保持領域の全データのコピー先となるワード線上のメモリセル群であるコピー領域とを区分して設定し、前記保持領域の各メモリセルをコピー元とし、同一ビット線又は同一ビット線対における前記コピー領域の一又は複数の各メモリセルへのビット情報のコピー動作を実行した後、前記保持領域をセルフリフレッシュの対象として行アドレスを順次指定し、指定された行アドレスに対応するワード線を選択して駆動すると同時に、当該選択ワード線のコピー先として対応する前記コピー領域の一又は複数のワード線を選択して駆動することにより、前記セルフリフレッシュ動作を実行するセルフリフレッシュ制御手段と、前記セルフリフレッシュ動作の際、前記電源生成手段により生成される前記アレイ電源と前記周辺電源を、前記セルフリフレッシュ動作の状況に応じて供給又は停止させるように切り替え制御する電源制御手段とを備えることを特徴とする。

このように、本発明を半導体メモリに適用する場合であっても、上述の半導体メモリのリフレッシュ制御方法と同様、本発明の作用、効果を十分に達成することができる。

また、本発明の半導体メモリにおいて、前記セルフリフレッシュ制御手段は、前記コピー動作に際し、前記保持領域の行アドレスを順次指定し、指定された行アドレスに対応するワード線を選択して駆動するとともに、ビット線出力の増幅に要する所定時間が経過した後に前記選択ワード線のコピー先として対応する前記コピー領域の一又は複数のワード線を選択して駆動することを特徴とする。

また、本発明の半導体メモリにおいて、前記電源制御手段は、前記セルフリフレッシュ動作中に前記周辺電源の一部の供給を停止するように制御するとともに、前記セルフリフレッシュ動作中に所定の周期で前記アレイ電源の供給の停止と起動を繰り返すように制御することを特徴とする。

また、本発明の半導体メモリにおいて、前記セルフリフレッシュ制御手段は、リフレッシュ周期中の所定タイミングで前記保持領域の全てのワード線を集中的に順次選択するように制御するバーストリフレッシュを実行し、前記電源制御手段は、前記バーストリフレッシュの動作期間に前記アレイ電源の供給を行い、前記バーストリフレッシュの停止期間に前記アレイ電源の供給を停止するように制御することを特徴とする。

また、本発明の半導体メモリにおいて、前記保持領域の容量として複数段階の中から一の容量を切り替え設定可能な設定用レジスタが設けられ、前記設定用レジスタの内容に応じてコピー元の１ビットに対応するコピー先のメモリセル数が識別されることを特徴とする。

また、本発明の半導体メモリにおいて、前記設定用レジスタの前記保持領域の容量が予め設定された容量以下の各段階に設定されているときは前記電源制御手段による電源制御を行い、それ以外の各段階に設定されているときは前記電源制御手段による電源制御を行わないことを特徴とする。

また、本発明の半導体メモリにおいて、前記設定用レジスタには、前記電源制御手段による電源制御の有無を選択的に設定可能であり、前記セルフリフレッシュに際し、前記設定用レジスタの内容に応じて前記電源制御手段による電源制御の有無を選択することを特徴とする。

また、本発明の半導体メモリにおいて、前記メモリアレイは、複数のブロックに分割されるとともに、一のブロック内で前記ワード線及び前記ビット線が共通となるように構成され、前記保持領域及び前記コピー領域は、前記ブロック単位で領域を確保されることを特徴とする。

本発明によれば、セルフリフレッシュの対象をメモリアレイの一部に設定されたデータ保持領域に限定するとともに、データ保持領域から同一ビット線又は同一ビット線対におけるコピー領域の一又は複数のメモリセルにコピーした上で、セルフリフレッシュの際にコピー元とコピー先のワード線を同時に選択駆動するように構成したので、より長周期のリフレッシュが可能となりセルフリフレッシュ時の半導体メモリの消費電流を大幅に低減できる。また、セルフリフレッシュ動作時に電源電圧の切り替え制御を組み合わせたので消費電流を一層低減することができる。このように、保持領域自体のサイズを縮小する効果と、同一ビット情報を複数のメモリセルに保持することで蓄積電荷が増加する効果と、セルフリフレッシュ動作時に電源電圧を制御する効果とにより、リフレッシュ周期を格段に長くして消費電流を顕著に減らすことが可能となる。

以下、本発明の実施形態について図面を参照しながら説明する。本実施形態においては、低消費電力化を目的とした長周期リフレッシュ動作を実行可能な構成を備えたダイナミック形ＲＡＭ（ＤＲＡＭ）に対して本発明を適用する場合を説明する。

図１は、本実施形態に係るＤＲＡＭの全体構成を示すブロック図である。ここでは、記憶容量が２５６Ｍビットで４バンク構成のＤＲＡＭを例にとって説明する。図１に示すＤＲＡＭは、１ビットを記憶するメモリセルが行方向と列方向にマトリクス状に多数配置されたメモリアレイ１０を備えている。このメモリアレイ１０は、それぞれ６４Ｍビットの記憶領域である４つのバンク（図中、バンクＡ、Ｂ、Ｃ、Ｄとして示す）に分割されている。これらの各バンクはいずれも同一の構成を備えている。なお、各々のバンクの指定は、アドレス信号に付随する２ビットのバンク選択信号に基づいて行われる。

本実施形態に係るＤＲＡＭの全体回路は、メモリアレイ１０及びメモリアレイ１０に付随するメインワードドライバ１１、センスアンプ部１２を含むアレイ回路部Ｃ１と、メモリアレイ１０の周辺に設けられる行デコーダ１３、行アドレスバッファ１４、セルフリフレッシュ制御部１５、列デコーダ１６、列アドレスバッファ１７、Ｉ／Ｏ制御部１８、コマンドデコーダ１９、クロックジェネレータ２０、行アドレス切り替え部３０を含む周辺回路部Ｃ２の２つに大別されるとともに、これらアレイ回路部Ｃ１及び周辺回路部Ｃ２の動作に必要となる電源電圧を生成して各部に供給する電源生成部６０が設けられる。なお、メモリアレイ１０に対しては、アドレス信号及び各種制御信号が供給されるとともに、メモリアレイ１０に記憶するデータが入出力される。

以上の構成において、外部から供給されるアドレス信号によりメモリアレイ１０のアクセス対象となる行アドレス又は列アドレスが指定される。行アドレスバッファ１４には、アドレス信号により指定される行アドレスが保持され、列アドレスバッファ１７には、アドレス信号により指定される列アドレスが保持される。行デコーダ１３は、指定された行アドレスに対応する１本のワード線を選択する。また、列デコーダ１６は、指定された列アドレスに対応する１本のビット線を選択する。なお、メモリアレイ１０の各バンクのそれぞれが分割された構造を有するので、後述するように行アドレスに対応するワード線には、全体のメインワード線に加えて、細分化されたサブワード線が含まれる。

行デコーダ１３及び列デコーダ１６により所望のワード線及びビット線が選択されると、メモリアレイ１０においてアクセス対象のメモリセルが定まる。そして、メインワードドライバ１１は、行デコーダ１３により選択されたワード線を選択レベルに駆動する。センスアンプ部１２は、選択レベルに駆動されたワード線に接続されるメモリセルの読出しデータに対応する電位差を増幅する。そして、アクセス対象のメモリセルのデータは、Ｉ／Ｏ制御部１８を介して外部と入出力される。すなわち、Ｉ／Ｏ制御部１８によりメモリアレイ１０からの読出しデータが外部に出力されるとともに、外部から入力された書込みデータはＩ／Ｏ制御部１８を介してメモリアレイ１０に送出される。

コマンドデコーダ１９は、制御信号の組合せパターンに基づき規定される制御コマンドを判別し、動作内容に対応する制御信号を各部に送出する。なお、外部からコマンドデコーダ１９に入力される制御信号としては、チップセレクト信号（／ＣＳ）、行アドレスストローブ信号（／ＲＡＳ）、列アドレスストローブ信号（／ＣＡＳ）、ライトイネーブル信号（／ＷＥ）があり（記号／は、ローレベルの時に信号がアクティブとなることを意味する。）、これらの任意に組合せに様々な制御コマンドが対応付けられている。

クロックジェネレータ２０は、外部から入力されるクロック信号ＣＬＫに基づいて、図１の各構成要素の動作タイミングを制御するための内部クロックを生成する。なお、クロックジェネレータ２０は、外部から入力されるクロックイネーブル信号ＣＫＥによりクロック信号ＣＬＫの有効性を判別する。

セルフリフレッシュ制御部１５は、ＤＲＡＭのデータ保持状態におけるセルフリフレッシュ動作を制御する。所定の制御コマンドに従ってセルフリフレッシュ動作が開始されると、リフレッシュカウンタ５０が起動する。このリフレッシュカウンタ５０は、セルフリフレッシュの対象として指定される行アドレスを順次発生する回路であり、オシレータ５１（図７）の出力に基づき行アドレスを順次カウントアップして行デコーダ１３に送出する。なお、セルフリフレッシュ動作について詳しくは後述する。

行アドレス切り替え部３０は、通常動作時に指定される行アドレスを、パーシャルアレイセルフリフレッシュで用いる行アドレスに切り替えるための回路である。本実施形態では通常動作時と、後述のコピー動作時とセルフリフレッシュ動作時は、行アドレスの指定とワード線の選択タイミングがそれぞれ異なるので、動作状態に応じた適切な行アドレスの組合せを所定のタイミングで行アドレス切り替え部３０から行デコーダ１３に出力する必要がある。なお、行アドレス切り替え部３０の構成及び動作について詳しくは後述する。

電源生成部６０には、アレイ回路部Ｃ１に供給する電源電圧（アレイ電源）を生成するアレイ電源生成部６１と、周辺回路部Ｃ２に供給する電源電圧（周辺電源）を生成する周辺電源生成部６２が含まれる。そして、電源生成部６０には外部から外部電源電圧ＶＤＤが供給され、所定の電源電圧を生成するために外部電源電圧ＶＤＤの降圧又は昇圧が行われる。そして、本実施形態では、セルフリフレッシュ制御部１５の電源制御部５２（図７）から電源生成部６０に制御信号が送出され、アレイ回路部Ｃ１及び周辺回路部Ｃ２に供給する各電源電圧のパワーアップ（電源供給動作）／パワーダウン（電源停止動作）の切り替え制御を行う。なお、本実施形態の電源制御方法の詳細については後述する。

アレイ電源生成部６１により生成されるアレイ電源としては、ワード線を駆動するためのワード線電圧ＶＰＰと、ビット線を駆動するためのビット線電圧ＶＤＬと、ビット線をプリチャージするためのプリチャージ電圧ＶＢＬＲと、ＤＲＡＭの半導体基板に供給するための基板電圧ＶＢＢと、メモリセルのキャパシタの一方の電極に供給するプレート電圧ＶＰＬＴがある。一般に、ワード線電圧ＶＰＰは外部電源電圧ＶＤＤを昇圧して生成し、ビット線電圧ＶＤＬ、プリチャージ電圧ＶＢＬＲ、プレート電圧ＶＰＬＴはそれぞれ外部電源電圧ＶＤＤを降圧して生成され、基板電圧ＶＢＢは負電圧として生成される。
また、周辺電源生成部６２により生成される周辺電源は、例えば、外部電源電圧ＶＤＤを降圧して生成される周辺電源電圧ＶＰＥＲＩがある。

本実施形態において、２５６Ｍビットのメモリアレイ１０の具体例としては、入出力データを１６ビットの語構成とするとともに、アドレス信号のうちの１３ビットを行アドレスとし、９ビットを列アドレスに割り当てる構成を採用することができる。これにより、２ビットのバンク選択信号により指定される各バンクでは、８１９２行×５１２列×１６ビットのメモリセルの中から任意のアドレスの１６ビットのメモリセルを指定することができる。

ここで、図２はメモリアレイ１０を構成する一のバンクについての具体的な構成例である。図２に示すように、４つのバンクＡ〜Ｄに対応するメモリアレイ１０は、８１９２本のワード線と８１９２本（５１２列×１６ビット）のビット線対を含み、それらを分割した２５６個（１６×１６個）のマット１００により構成されている。これら各マット１００は、メモリアレイ１０において行ごとのワード線（サブワード線）と列ごとのビット線を共通にする単位のブロックとして位置付けられ、異なるマット１００同士ではワード線及びビット線が互いに分割されている。また、センスアンプ部１２に含まれる各々のセンスアンプは、マット１００単位に配置されている。

各マット１００はワード線とビット線の交点に配置される５１２×５１２個のメモリセルを含んでいる。また、一のバンク内で２５６個のマット１００の中から任意のマット１００を指定するために、行アドレスのうちの４ビットと列アドレスのうちの４ビットをそれぞれ割り当てる必要がある。本実施形態では、ビット線が共通であることを前提にして後述のコピー動作等を行うので、マット１００が基本的な処理単位となる。

次に、本実施形態のＤＲＡＭにおいて実行される長周期のパーシャルアレイセルフリフレッシュの概念について、図３及び図４を用いて説明する。本実施形態では、ＤＲＡＭへの制御コマンドの一つであるセルフリフレッシュへのエントリーコマンドが入力されると、メモリアレイ１０全体のうちデータ保持の対象領域として設定された保持領域に対するセルフリフレッシュ動作が実行される。このとき、予めユーザの設定により、メモリアレイ１０中の保持領域のデータの容量（データ保持容量）を設定することができる。例えば、メモリアレイ１０全体の２５６Ｍビットのうち、半分の１２８Ｍビット、４分の１の６４Ｍビットのように、データ保持容量を選択的に設定可能となっている。そして、本実施形態では、メモリアレイ１０のうち、保持領域と区分される他の領域を、保持領域の全データをコピーしておくためのコピー領域として設定する。よって、コピー領域のデータはデータ保持の対象とはならず、セルフリフレッシュ動作の実行によって元のデータは消失することになる。

図３は、一のマット１００内において本発明の手法を説明する概念図である。ここでは、メモリアレイ１０全体のうち半分の１２８Ｍビットをデータ保持容量として設定した場合を例にとる。図３に示されるマット１００において、並列配置された複数のサブワード線ＳＷＬの一端にそれぞれサブワードドライバＳＷＤが接続されるとともに、サブワード線ＳＷＬに直交して並列配置された複数のビット線ＢＬは、２本ごとに一対をなしてセンスアンプＳＡの一方の入力端（Ｔ側）及び他方の入力端（Ｂ側）の２端に接続されている。そして、各サブワード線ＳＷＬと各ビット線ＢＬの交点には、ＭＯＳトランジスタとキャパシタから形成されたメモリセルＭＣがマトリクス状に配置される。一のマット１００全体に含まれるメモリセルＭＣは、５１２本のサブワード線ＳＷＬと５１２対（１０２４本）のビット線ＢＬが設けられているので、全部で５１２×５１２個存在する。よって、各メモリセルＭＣは１ビットのビット情報を担うので、一のマット１００では５１２×５１２ビット（２５６Ｋビット）の容量を有することになる。

なお、サブワード線ＳＷＬは、メインワード線の出力と、行アドレスの下位ビット（Ｘ０〜Ｘ２）のデコード出力との論理積を取って出力するが、以降の説明では理解を容易にするために、図３の説明を除きメインワード線の出力で代表させて説明を行う。

また、各メモリセルＭＣは、一対のビット線ＢＬのうちセンスアンプＳＡのＴ側とＢ側に接続される一対のビット線ＢＬに対し、いずれか一方のビット線ＢＬに配置される。このとき、それぞれのビット線ＢＬ上では、双方のビット線ＢＬの負荷容量（浮遊容量）を均等にすること、及びビット線長を均等にしてチップサイズの縮小又は駆動雑音のアンバランスの低減の観点から、Ｔ側とＢ側に接続されるメモリセルＭＣを均等な個数にすることが望ましい。

図３においては、マット１００に含まれるサブワード線ＳＷＬを２つに分け、左半分が保持領域であり、右半分がコピー領域である例を示している。この場合、保持領域とコピー領域は対称的な配置で同一サイズ（１２８Ｋビット）となり、それぞれ２５６本のサブワード線ＳＷＬを含む領域となる。そして、セルフリフレッシュ動作の実行に先立って、保持領域に含まれるメモリセルＭＣ（黒丸で示す）をコピー元とし、コピー領域に含まれる同一のビット線対上のメモリセルＭＣ（白抜きの丸で示す）をコピー先としてビット情報がコピーされる。

駆動騒音の低減の観点およびセンスアンプＳＡのＴ側、Ｂ側のビット線負荷を均等に保つ目的から、コピー元のメモリセルＭＣがＴ側のビット線ＢＬに接続されている場合は、コピー先のメモリセルＭＣをＢ側のビット線ＢＬに接続することが望ましい。逆にコピー元のメモリセルＭＣがＢ側のビット線ＢＬに接続されている場合は、コピー先のメモリセルＭＣをＴ側のビット線ＢＬに接続することが望ましい。

なお、コピー元のメモリセルＭＣが接続されるビット線ＢＬとコピー先のメモリセルＭＣが接続されるビット線ＢＬは、Ｔ側とＢ側に分離することが好ましいが、センスアンプＳＡを共通とする同一のビット線対のいずれかに接続する構成であっても本発明を適用することは可能である。

また、保持領域からコピー領域へのコピー動作の実行後にセルフリフレッシュ動作を実行する際は、同一のビット線ＢＬ上でコピー元とコピー先の各メモリセルＭＣについて、その双方に交わる２本のサブワード線ＳＷＬが同時に選択される。よって、コピー元及びコピー先の各メモリセルＭＣからは、同一のビット情報に対応付けられた蓄積電荷が一体的にビット線ＢＬを経由して出力されることになる。これにより、より長周期のリフレッシュが可能となりＤＲＡＭの消費電流を顕著に低減させることができるが、具体的なコピー動作及びセルフリフレッシュ動作とそれらの作用については後述する。

図３の例では、データ保持容量をメモリアレイ１０全体の半分の１２８Ｍビットに設定する場合を示したが、本実施形態のパーシャルアレイセルフリフレッシュにおけるデータ保持容量の設定方法には多様なバリエーションがある。例えば、メモリアレイ１０全体の４分の１（６４Ｍビット）、８分の１（３２Ｍビット）、１６分の１（１６Ｍビット）のようにデータ保持容量を多様に変化させることが可能である。

なお、データ保持容量としてメモリセルの全領域の２分の１、２^２分の１、・・・２^Ｍ分の１（Ｍ：整数）のように最大でＭ段階に切り替え可能にすると、回路構成の実現が容易となる。すなわち、行アドレスのうちＭビットを用いて１個の保持領域と２^Ｍ−１個のコピー領域を区分して指定可能となり、本実施形態の動作に適した回路構成を実現できる。

次に図４は、メモリアレイ１０のデータ保持容量を様々に変化させて設定する場合、コピー動作時のコピー元である保持領域とコピー先であるコピー領域のマット１００内における関係を示す図である。メモリアレイ１０におけるデータ保持容量の変化に応じて図３と異なるマット１００の状態として、６４Ｍビット（４分の１）に設定された場合を図４（ａ）に、３２Ｍビット（８分の１）に設定された場合を図４（ｂ）に、１６Ｍビット（１６分の１）に設定された場合を図４（ｃ）にそれぞれ示している。

まず、データ保持容量の設定がメモリアレイ１０全体の４分の１である場合は、図４(ａ)に示すように、マット１００内は１２８本のサブワード線ＳＷＬごとに４分割される。そして、マット１００の端部に保持領域Ａ１が設定され、それ以外の３箇所にコピー領域Ｂ１が設定される。セルフリフレッシュに際しては、コピー元である保持領域Ａ１の全てのデータが３つのコピー領域Ｂ１にそれぞれコピーされる。よって、１つの保持領域Ａ１における任意の１個のメモリセルのビット情報は、３つのコピー領域Ｂ１〜Ｂ３の３個のメモリセルにコピーされ、同一のビット線上で併せて４個のメモリセルに同一のビット情報が保持される状態となる。

同様に、データ保持容量の設定がメモリアレイ１０全体の８分の１である場合は、図４（ｂ）に示すようにマット１００が８分割され、１つの保持領域Ａ２と７つのコピー領域Ｂ２とが設定される。また、データ保持容量の設定がメモリアレイ１０全体の１６分の１である場合は、図４（ｃ）に示すようにマット１００が１６分割され、１つの保持領域Ａ３と１５のコピー領域Ｂ３が設定される。それぞれ、コピー動作を実行することにより、図４（ｂ）の場合は同一のビット情報が同一のビット線上で８個のメモリセルに保持される状態となり、図４（ｃ）の場合は同一のビット情報が同一のビット線上で１６個のメモリセルに保持される状態となる。

なお、図４においては１つのマット１００内のみの状態を示しているが、例えば容量の設定が全体の４分の１である場合、４つのバンクＡ〜Ｄに含まれる全てのマット１００が図４(ａ)の状態となる。例えば、図４（ａ）〜（ｃ）の各マット１００の保持領域Ａ１、Ａ２、Ａ３について、メモリアレイ１０全体では、全部でそれぞれ４×２５６個分の領域が確保されることになる。

本実施形態においては、複数段階のデータ保持容量の切り替え設定に加えて、メモリアレイ１０全領域についての通常のセルフリフレッシュとパーシャルアレイセルフリフレッシュとを切り替え可能にしてもよい。この場合、設定内容を保持する設定用レジスタを設け、この設定用レジスタにパーシャルアレイセルフリフレッシュモード（以下、ＰＡＳＲモードと呼ぶ）のオン／オフの情報と、ＰＡＳＲモードに対応するデータ保持容量の選択情報を保持できるにすればよい。

例えば、図５にＰＡＳＲモードに関する情報を設定するための設定用レジスタの一例を示している。図５に示す例では、設定用レジスタの３ビット分をＰＡＳＲモードに関する情報に割り当て、そのビットパターンに応じてＰＡＳＲモードの設定を選択的に切り替えることができる。すなわち、ＰＡＳＲモードをオフにしてメモリアレイ１０の全領域のデータを保持する設定か、あるいは、メモリアレイ１０のうち半分の１２８Ｍビット、４分の１の６４Ｍビット、８分の１の３２Ｍビット、１６分の１の１６Ｍビットのいずれかをデータ保持容量として選択的に設定可能となっている。

次に、ＤＲＡＭにおいて実行されるセルフリフレッシュの動作について図６〜図１３を参照しながら説明する。以下では、電源制御の方法が異なる２つの実施例について説明する。第１の実施例におけるセルフリフレッシュの制御の流れを説明するフローチャートを図６に示し、第１の実施例におけるセルフリフレッシュ制御部１５とその周辺部の回路構成の一例を図７に示し、電源生成部６０における電源生成回路の具体例を図８〜図１１に示す。また、第２の実施例におけるセルフリフレッシュの制御の流れを説明するフローチャートを図１２に示し、第２の実施例におけるセルフリフレッシュ制御部１５とその周辺部の回路構成の一例を図１３に示す。

まず、第１の実施例について説明する。図６において、携帯機器の待機時など低消費電力で動作させるべき状況でＤＲＡＭに対する制御コマンドとしてセルフリフレッシュへのエントリーコマンドが入力され、これによりセルフリフレッシュ動作が開始（エントリー）される（ステップＳ１１）。なお、この時点で既に設定用レジスタにはＰＡＳＲモードに関する所望の情報が設定されているとする。

次いで、設定用レジスタの情報を参照してＰＡＳＲモードのオン／オフの設定状態を判別し、ＰＡＳＲモードがオフに設定されているときは（ステップＳ１２；Ｙｅｓ）、ステップＳ１５に移行し、ＰＡＳＲモードがオンに設定されているときは（ステップＳ１２；Ｎｏ）、コピー元の保持領域からコピー先のコピー領域へのバーストコピーを実行する（ステップＳ１３）。なお、バーストコピーを実行する際は、保持領域の全てのワード線を集中的に順次選択するように制御する。

ステップＳ１３のバーストコピーにおいては、データ保持容量に応じてワード線の駆動回数が異なっている。すなわち、データ保持容量に応じてそれぞれ、４０９６本（１２８Ｍビットに設定時）、２０４８本（６４Ｍビットに設定時）、１０２４本（３２Ｍビットに設定時）、５１２本（１６Ｍビットに設定時）の保持領域のワード線を順次選択して駆動するとともに、後述の手法に従ってコピー領域の対応ワード線を選択して駆動する。これより、１ビット当たり２、４、６、８、１６個のいずれかのメモリセル数にビット情報が保持される状態となる。

続いて、設定用レジスタの情報のうちデータ保持容量が１２８Ｍビットに設定されているときは（ステップＳ１４；Ｙｅｓ）、ステップＳ１５に移行し、それ以外の６４Ｍビット、３２Ｍビット、１６Ｍビットに設定されているときは（ステップＳ１４；Ｎｏ）、ステップＳ１８に移行する。

ステップＳ１２又はステップＳ１４からステップＳ１５に移行すると、リフレッシュカウンタ５０により行アドレスをカウントアップし、一定間隔でワード線を順次選択して駆動することにより分散リフレッシュを実行する（ステップＳ１５）。このとき、ＰＡＳＲモードがオフの場合は、メモリアレイ１０の８１９２本のワード線を順次選択して駆動されるのに対し、データ保持容量が１２６Ｍビットに設定されている場合は、保持領域の４０９６本のワード線を順次選択して駆動し、それと同タイミングでコピー領域の４０９６本のワード線を選択して駆動する。なお、分散リフレッシュを実行する際は、各々のワード線についてのリフレッシュ動作の間隔が等しくなるように制御される。

次いで、上記の分散リフレッシュの実行中に、所望のタイミングで制御コマンドとしてセルフリフレッシュへのエグジットコマンドが入力された場合（ステップＳ１６；Ｙｅｓ）、セルフリフレッシュ動作を停止（エグジット）する（ステップＳ１７）。その後は、ＤＲＡＭの通常動作（読み出し又は書き込み）に移行することになる。一方、エグジットコマンドが入力されない場合（ステップＳ１６；Ｎｏ）、ステップＳ１５の分散リフレッシュを継続的に実行する。

一方、ステップＳ１４からステップＳ１８に移行したときは、周辺電源生成部６２を制御して、周辺回路部Ｃ２のうち電源制御の対象となる一部の回路部分に供給している周辺電源（周辺電源電圧ＶＰＥＲＩ）のパワーダウン制御を行う（ステップＳ１８）。これ以降、周辺回路部Ｃ２を流れる電流は、一部の回路部分に対する電源供給が停止することにより大幅に低減する。

ここで、周辺回路部Ｃ２において電源供給を維持すべき回路部分としては、セルフリフレッシュの際の動作させる必要があるリフレッシュ制御部１５、コマンドデコーダ１９、クロックジェネレータ２０がある。一方、周辺回路部Ｃ２に含まれる他の回路部分については、ステップＳ１８の一部の回路部分として電源供給を停止させる対象となる。

続いて、所定のリフレッシュ間隔で、バーストリフレッシュを実行する（ステップＳ１９）。ステップＳ１９では、保持領域の各ワード線を順次選択して駆動し、それと同タイミングでコピー領域の対応ワード線を選択して駆動することにより、メモリアレイ１０の全領域のデータ保持を行う。なお、バーストリフレッシュを実行する際は、保持領域の全てのワード線を集中的に順次選択するように制御する。

ステップＳ１９のバーストリフレッシュにおいては、ステップＳ１３と同様、データ保持容量に応じてワード線の駆動回数が異なっている。すなわち、データ保持容量に応じてそれぞれ、４０９６本（１２８Ｍビットに設定時）、２０４８本（６４Ｍビットに設定時）、１０２４本（３２Ｍビットに設定時）、５１２本（１６Ｍビットに設定時）の保持領域のワード線を順次選択して駆動するとともに、それと同タイミングでコピー領域の対応ワード線を選択して駆動することにより、メモリアレイ１０の全領域のデータが保持される。

次に、１回のバーストリフレッシュが完了した時点で、アレイ電源生成部６１を制御して、アレイ回路部Ｃ１に供給しているアレイ電源のパワーダウン制御を行う（ステップＳ２０）。そして、所望のタイミングで制御コマンドとしてセルフリフレッシュへのエグジットコマンドが入力された場合（ステップＳ２１；Ｙｅｓ）、セルフリフレッシュ動作を停止（エグジット）する（ステップＳ２４）。その後は、ＤＲＡＭの通常動作（読み出し又は書き込み）に移行することになる。一方、エグジットコマンドが入力されない場合（ステップＳ２１；Ｎｏ）、所定時間が経過したか否かを監視し、所定時間が未経過であるときは（ステップＳ２２；Ｎｏ）、ステップＳ２１に戻る。

ステップＳ２２における所定時間は、リフレッシュ周期のうちバーストリフレッシュの停止期間に対応している。つまり、バーストリフレッシュの動作期間と停止期間が交互に繰り返され、それらを併せて一定のリフレッシュ周期で継続的な動作が行われる。そして、所定時間が経過したときは（ステップＳ２２；Ｙｅｓ）、アレイ電源生成部６１を制御して、アレイ回路部Ｃ１に供給しているアレイ電源のパワーアップ制御を行い（ステップＳ２３）、ステップＳ１９に戻る。これ以降、ステップＳ１９のバーストリフレッシュを周期的に繰り返し、それに連動してアレイ回路部Ｃ１の電源供給が間欠的に制御される。

このようにステップＳ１９〜Ｓ２３の制御を繰り返すことにより、一般にバーストリフレッシュの動作期間が停止期間に比べて十分に短いことから、アレイ回路部Ｃ１の消費電流を大幅に低減することができる。

次に、ステップＳ２４に続いて、アレイ電源生成部６１と周辺電源生成部６２を制御して、アレイ回路部Ｃ１と周辺供給部Ｃ２を含む全体の電源のパワーアップ制御を行う（ステップＳ２５）。これにより、本来の電源制御の状態に戻してから、ＤＲＡＭの通常動作に移行することになる。

以上のフローチャートに従って制御される第１の実施例は、例えば、図７に示す回路構成で実現される。図７においては、ＤＲＡＭのセルフリフレッシュ動作に関連する要部として、コマンドデコーダ１９の指令によって行アドレスと電源電圧の状態を制御するセルフリフレッシュ制御部１５を、その周辺の構成要素とともに示している。

図７において、コマンドデコーダ１９は、設定用レジスタにおけるＰＡＳＲモードとデータ保持容量の設定内容に応じて制御フラグＦａ、Ｆｂ、Ｆｃ、Ｆｄ、Ｆｅ、Ｆｆをセルフリフレッシュ制御部１５に送出する。制御フラグＦａはＰＡＳＲモードがオフ(データ保持容量２５６Ｍビット）であることを示す。また、データ保持容量の設定に関し、制御フラグＦｂは１２８Ｍビット、制御フラグＦｃは６４Ｍビット、制御フラグＦｄは３２Ｍビット、制御フラグＦｅは１６Ｍビットであることをそれぞれ示す。また、制御フラグＦｆは、セルフリフレッシュ動作中（エントリーからエグジットまで）であることを示す。

セルフリフレッシュ制御部１５は、セルフリフレッシュの対象となる行アドレスをカウントするリフレッシュカウンタ５０と、所定周波数の基準信号を発振してリフレッシュカウンタ５０に供給するオシレータ５１と、電源生成部６０に対するパワーアップ又はパワーダウンの動作を制御する電源制御部５２と、ＯＲ回路５３と、５つのＰＡＳＲ切り替え部５４〜５８を含んで構成されている。

５つのＰＡＳＲ切り替え部５４〜５８は、制御フラグＦａ〜Ｆｅを保持する制御レジスタＲとＡＮＤ回路Ａからなる。ＰＡＳＲ切り替え部５４には、制御フラグＦａがレジスタＲに入力され、さらにレジスタＲの出力と制御フラグＦｆがＡＮＤ回路Ａに入力される。これにより、データ保持容量２５６Ｍビットが設定された状態で、かつセルフリフレッシュ動作中であるときは、ＰＡＳＲ切り替え部５４がオシレータ５１とリフレッシュカウンタ５０に制御信号を送出し、基準信号の発振周波数と行アドレスのカウント範囲がデータ保持容量２５６Ｍビットに適合するように制御される。

同様に、他のＰＡＳＲ切り替え部５５〜５８についても、制御フラグＦｂ〜Ｆｅと制御フラグＦｆが入力され、それぞれオシレータ５１とリフレッシュカウンタ５０に制御信号を送出する構成となっている。そして、基準信号の発振周波数と行アドレスのカウント範囲が、それぞれデータ保持容量１２８Ｍビット、６４Ｍビット、３２Ｍビット、１６Ｍビットに適合するように制御される。

ＯＲ回路５３には、３つのＰＡＳＲ切り替え部５６、５７、５８から制御信号が入力され、３つの信号のＯＲ出力が電源制御部５２に送出される。電源制御部５２は、リフレッシュカウンタ５０のカウント値と、ＯＲ回路５３からのＯＲ出力に基づく所定のタイミングで、電源生成部６０に制御信号を送出してパワーアップ又はパワーダウンの動作を指令する。この場合、周辺電源生成部６２に対しては、セルフリフレッシュ動作中にパワーダウン制御を行う一方、アレイ電源生成部６１に対してはリフレッシュ周期に同期してパワーダウンとパワーアップを繰り返すように制御されることになる。そして、ＯＲ回路５３の入力に対応するデータ保持容量６４Ｍビット、３２Ｍビット、１６Ｍビットの３つの状態のみに、かかる電源制御が実行されることになる。これにより、図６のフローチャートに従った電源制御が可能となる。

ここで、電源生成部６０では、上述したように目的に応じた複数の電源電圧を生成する必要があるため、それぞれの電源電圧に適合する複数の電源生成回路が含まれる。このような電源生成回路の具体例としては多様な形態があるが、以下では代表的な４種の電源回路生成回路の具体例について説明する。図８は、外部電源電圧ＶＤＤを降圧して出力電圧Ｖｏｕｔ１を生成する第１の電圧生成回路の構成例であり、ビット線電圧ＶＤＬの生成回路と周辺電源電圧ＶＰＥＲＩの生成回路として用いられる。図８に示す第１の電圧生成回路は、一対のＰＭＯＳトランジスタＱ１、Ｑ２、一対のＮＭＯＳトランジスタＱ３、Ｑ４、ＮＭＯＳトランジスタＱ５、ＰＭＯＳトランジスタＱ６、Ｑ７、基準電位発生回路２０１、インバータ２０２、電流源２０３からなり、出力側の負荷回路に出力電圧Ｖｏｕｔ１を供給するように構成される。

電源供給動作時は、ＮＭＯＳトランジスタＱ３のゲートに、基準電位発生回路２０１から出力される基準電圧Ｖｒｅｆ１が印加された状態で、差動構成の各ＭＯＳトランジスタＱ１〜Ｑ５と定電流源２０３の作用により、ＮＭＯＳトランジスタＱ４のゲートに接続される出力電圧Ｖｏｕｔ１が基準電圧Ｖｒｅｆ１に追随して変化していく。そして、セルフリフレッシュ動作時には、電源制御部５２からパワーダウン信号が供給され、パワーダウン制御時にはハイ、電源供給時にはローに変化する。

まず、パワーダウン信号がローのときは、インバータ２０２を介してＮＭＯＳトランジスタＱ５とＰＭＯＳトランジスタＱ６の各ゲートがハイになり、ＮＭＯＳトランジスタＱ５がオン状態、ＰＭＯＳトランジスタＱ６がオフ状態になる。この場合、各ＭＯＳトランジスタＱ１〜Ｑ５は正常に動作するとともに、ＰＭＯＳトランジスタＱ７は、ゲートにＮＭＯＳトランジスタＱ３のドレイン電圧が印加されてオン状態となり、負荷回路に出力電圧Ｖｏｕｔ１が供給される。

これに対し、パワーダウン信号がハイのときは、インバータ２０２を介してＮＭＯＳトランジスタＱ５とＰＭＯＳトランジスタＱ６の各ゲートがローになり、ＮＭＯＳトランジスタＱ５がオフ状態、ＰＭＯＳトランジスタＱ６はオン状態になる。この場合、各ＭＯＳトランジスタＱ１〜Ｑ５は、定電流源２０３から定電流が供給されないため動作が停止するとともに、ＰＭＯＳトランジスタＱ７は、ＰＭＯＳトランジスタＱ６を介してゲートがハイになってオフ状態となり、負荷回路への出力電圧Ｖｏｕｔ１の供給が停止する。

次に図９は、外部電源電圧ＶＤＤに基づき比較的低い出力電圧Ｖｏｕｔ２を生成する第２の電圧生成回路の構成例であり、プリチャージ電圧ＶＢＬＲの生成回路とプレート電圧ＶＰＬＴの生成回路として用いられる。図９に示す第２の電圧生成回路は、第１の電圧生成回路と共通の構成を備えるとともに、出力側に接続された抵抗Ｒ１、Ｒ２及び電位制御回路２１０が付加されている。

電源供給動作時は、図８の場合と同様の作用に従ってＮＭＯＳトランジスタＱ４のゲート電圧が基準電圧Ｖｒｅｆ２に追随して変化し、その電圧に基づいて抵抗Ｒ１、Ｒ２で分圧された電圧が電位制御回路２１０に入力され、安定化された出力電圧Ｖｏｕｔ２を負荷回路に供給する。よって、２つの抵抗Ｒ１、Ｒ２を適切に選択することにより、出力電圧Ｖｏｕｔ２の電圧値を調整することができる。

図９において、セルフリフレッシュ動作時のパワーダウン信号の制御は、第１の電圧生成回路と同様に行われる。パワーダウン信号がローのときは、図８と同様の動作に従って、各ＭＯＳトランジスタＱ１〜Ｑ５は正常に動作し、ＰＭＯＳトランジスタＱ７がオン状態となって抵抗Ｒ１、Ｒ２に電流が流れ、負荷回路に出力電圧Ｖｏｕｔ２が供給される。一方、パワーダウン信号がハイのときは、図８と同様の動作に従って、各ＭＯＳトランジスタＱ１〜Ｑ５の動作が停止し、ＰＭＯＳトランジスタＱ７がオフ状態となって抵抗Ｒ１、Ｒ２への電流供給が行われず、負荷回路への出力電圧Ｖｏｕｔ２の供給が停止する。

次に図１０は、外部電源電圧ＶＤＤを昇圧して出力電圧Ｖｏｕｔ３を生成する第３の電圧生成回路の構成例であり、ワード線電圧ＶＰＰの生成回路として用いられる。図１０に示す第３の電圧生成回路は、ＰＭＯＳ又はＮＭＯＳトランジスタＱ１〜Ｑ５、基準電圧発生回路２０１、インバータ２０２、電流源２０３については第１、第２の電圧生成回路と概ね共通であるが、かかる構成にＡＮＤ回路２２０、ブースト回路２２１、抵抗Ｒ３、Ｒ４が付加されている。

電源供給動作時は、図８、図９の場合と同様の作用に従ってＮＭＯＳトランジスタＱ４のゲート電圧が基準電圧Ｖｒｅｆ３に追随して変化する。このとき、直列の抵抗Ｒ３、Ｒ４は、ブースト回路２２１の出力側とグランドの間に接続され、ＮＭＯＳトランジスタＱ４のゲートが抵抗Ｒ３、Ｒ４の中間点に接続されている。つまり、チャージポンプによる昇圧回路であるブースト回路２２１によって、基準電圧Ｖｒｅｆ３に（Ｒ３＋Ｒ４）／Ｒ４を乗じた電圧値を持つ出力電圧Ｖｏｕｔ３が得られ、負荷回路に供給される。この場合も２つの抵抗Ｒ３、Ｒ４を適切に選択することにより、出力電圧Ｖｏｕｔ３の電圧値を調整することができる。

図１０において、セルフリフレッシュ動作時のパワーダウン信号の制御は、第１、第２の電圧生成回路と同様に行われる。よって、パワーダウン信号がローのときは、各ＭＯＳトランジスタＱ１〜Ｑ５は正常に動作し、ＡＮＤ回路２２０の一端にハイが入力される。よって、ＡＮＤ回路２２０は、ＰＭＯＳトランジスタＱ４のドレイン電圧に応じた出力が得られ、それに応じてブースト回路２２１が動作し、負荷回路に出力電圧Ｖｏｕｔ３が供給される。一方、パワーダウン信号がハイのときは、各ＭＯＳトランジスタＱ１〜Ｑ５の動作が停止するとともに、ＡＮＤ回路２２０の一端にローが入力される。よって、ＡＮＤ回路２２０の出力がローになってブースト回路２２１の動作が停止し、負荷回路への出力電圧Ｖｏｕｔ３の供給が停止する。

次に図１１は、外部電源電圧ＶＤＤに基づき負電圧の出力電圧Ｖｏｕｔ４を生成する第４の電圧生成回路の構成例であり、基板電圧ＶＢＢの生成回路として用いられる。図１１に示す第４の電圧生成回路は、ＰＭＯＳ又はＮＭＯＳトランジスタＱ１〜Ｑ５、基準電圧発生回路２０１、インバータ２０２、電流源２０３については第１〜第３の電圧生成回路と概ね共通であるが、かかる構成にＮＯＲ回路２３０、負電圧ブースト回路２３１、抵抗Ｒ５、Ｒ６、ＰＭＯＳトランジスタＱ８が付加されている。

電源供給動作時は、図８〜１０の場合と同様の作用に従ってＮＭＯＳトランジスタＱ４のゲート電圧が基準電圧Ｖｒｅｆ４に追随して変化する。このとき、外部電源電圧ＶＤＤと負電圧ブースト回路２３１の出力側の間には、ＰＭＯＳトランジスタＱ８と直列に抵抗Ｒ５、Ｒ６が接続され、ＮＭＯＳトランジスタＱ４のゲートが抵抗Ｒ５、Ｒ６の中間点に接続されている。かかる構成に基づき、チャージポンプによる負電圧の発生回路である負電圧ブースト回路２３１によって、Ｒ５、Ｒ６の比と基準電圧Ｖｒｅｆ４により定まる負の電圧レベルを持つ出力電圧Ｖｏｕｔ４が得られ、負荷回路に供給される。この場合も２つの抵抗Ｒ５、Ｒ６を適切に選択することにより、出力電圧Ｖｏｕｔ４の電圧値を調整することができる。

図１１において、セルフリフレッシュ動作時のパワーダウン信号の制御は、第１〜第３の電圧生成回路と同様に行われる。パワーダウン信号がローのときは、各ＭＯＳトランジスタＱ１〜Ｑ５は正常に動作するとともに、ＮＯＲ回路２３０の一端にローが入力される。よって、ＮＯＲ回路２３０は、ＰＭＯＳトランジスタＱ４のドレイン電圧に応じた出力が得られ、それに応じて負電圧ブースト回路２３１が動作し、負荷回路に出力電圧Ｖｏｕｔ４が供給される。一方、パワーダウン信号がハイのときは、各ＭＯＳトランジスタＱ１〜Ｑ５の動作が停止するとともに、ＮＯＲ回路２３０の一端にハイが入力される。よって、ＮＯＲ回路２３０の出力がローとなって負電圧ブースト回路２３１の動作が停止し、負荷回路への出力電圧Ｖｏｕｔ４の供給が停止する。

なお、図８〜図１１の回路構成はそれぞれ一例であり、目的に応じて多様な構成の電源生成回路を用いることができる。この場合、所望の電圧値の大小や確保すべき電流値に適合するような回路構成を採用して、電源生成回路を構成することが望ましい。また、同種の電源電圧に対して複数の電源生成回路を設けるようにしてもよい。

以上説明した第１の実施例におけるセルフリフレッシュ中の電源制御は、データ保持容量が大きい場合（２５６Ｍビット、１２８Ｍビット）は実行せず、データ保持容量が小さい場合（６４Ｍビット、３２ビット、１６Ｍビット）にのみ実行する構成となっている。この構成により、ＤＲＡＭの使用に際し待機時の消費電流を抑える目的でデータ保持容量を小さく設定した場合、それに電源制御の効果を加えることにより、格段に消費電流を低減することができる。

また上記の例では、データ保持容量が１２８Ｍビット以上で電源制御を中止していたが、この値は１２８Ｍビットに限られず、自由に変更できることは言うまでもない。

次に、第２の実施例について説明する。図１２に示すフローチャートにおいて、ステップＳ３１〜Ｓ３３の処理は、図６のステップＳ１１〜Ｓ１３の処理と共通するので説明を省略する。一方、図１２においては、バーストコピー完了後にデータ保持容量に応じて電源制御を切り替えるのではなく、ユーザが予め電源制御の有無を設定する構成を採用している。従って、ステップＳ３４では、電源制御の有無を示す電源制御フラグを参照し、電源制御なしに設定されている場合は（ステップＳ３４；Ｎｏ）、ステップＳ３５に移行し、電源制御ありに設定されている場合は（ステップＳ３４；Ｙｅｓ）、ステップＳ３８に移行する。それ以降の処理（ステップＳ３５〜Ｓ４５）は、図６のステップＳ１５〜２５の処理と共通するので、その説明を省略する。

以上のフローチャートに従って制御される第２の実施例は、例えば、図１３に示す回路構成で実現される。図１３においては、図７の場合と同様、セルフリフレッシュ制御部１５をその周辺の構成要素とともに示している。コマンドデコーダ１９は、図７と同様の制御フラグＦａ〜Ｆｆに加えて、上記の電源制御フラグＦｇをリフレッシュ制御部１５に送出する。

また、セルフリフレッシュ制御部１５は、図７と比べるとＯＲ回路５３が設けられないが、ＰＡＳＲ切り替え部５４〜５８に加えてＰＡＳＲ切り替え部５９が設けられる構成になっている。これら６つの切り替え部５４〜５９は、図７と同様、制御レジスタＲとＡＮＤ回路Ａからなる。ＰＡＳＲ切り替え部５４〜５８には、それぞれ制御フラグＦａ〜Ｆｅと制御フラグＦｆが入力されるが、ＰＡＳＲ切り替え部５９には、電源制御フラグＦｇがレジスタＲに入力される。よって、電源制御フラグＦｇが電源制御ありの設定状態であり、かつセルフリフレッシュ動作中であるときは、ＰＡＳＲ切り替え部５９から電源制御部５２に制御信号を送出し、これにより電源生成部６０に対しパワーアップ又はパワーダウンの動作が指令されることになる。

なお、電源制御フラグＦｇは、図５に示す設定用レジスタのうち１ビットを割り当て、ユーザが自在に設定可能とすることが望ましい。これにより、ＤＲＡＭの使用状況に応じて、電源制御フラグＦｇを制御あり又は制御なしの状態に選択的に設定し、利便性の高い制御を実現することができる。

以上説明した第２の実施例におけるセルフリフレッシュ中の電源制御は、データ保持容量の設定とは独立して実行する構成となっており、ＤＲＡＭの使用状況に適合するように電源制御を行うか否かを選択可能となり利便性が高い制御を実現できる。

次に、本実施形態のパーシャルアレイセルフリフレッシュを実現するためのＤＲＡＭにおける回路構成と動作を説明する。図１４は、図５の設定用レジスタにおける複数段階のデータ保持容量を想定し、１２８Ｍビット、６４Ｍビット、３２Ｍビット、１６Ｍビットをデータ保持容量として選択的に切り替え設定可能としたセルフリフレッシュ動作に関連する要部の回路構成例を示す図である。図１４においては、セルフリフレッシュ制御部１５による制御に従って、選択駆動の対象となるワード線の行アドレスを切り替えるアドレス切り替え部３０の回路部分を示している。

図１４に示すアドレス切り替え部３０は、行アドレスＸ０〜Ｘ１２のうち４つのビットＸ８、Ｘ７、Ｘ６、Ｘ５を対象にそれぞれ切り替え制御を行うため、Ｘ８切り替え部４１、Ｘ７切り替え部４２、Ｘ６切り替え部４３、Ｘ５切り替え部４４から構成される。なお、上述したように行アドレスのうち４ビットはバンク内のマット１００の指定に必要となるため、一のマット１００内の行アドレスの指定に９ビットが割り当てられ、その最上位ビットがビットＸ８となる。

これら４つの各切り替え部４１〜４４は、２つのインバータの間に設けられ、３つのスイッチＳＷ１、ＳＷ２、ＳＷ３と遅延部Ｄを含んで構成される。インバータを介してビットＸ８が反転された反転ビット／Ｘ８は、各々のスイッチＳＷ１〜ＳＷ３にそれぞれ入力される。これらスイッチＳＷ１〜ＳＷ３のオン／オフの切り替えは、セルフリフレッシュ制御部１５から供給される制御信号ＳＣに基づいて制御される。

図１５（ａ）には、データ保持容量ごとの各切り替え部４１〜４４に対する制御内容を示している。上述の設定可能な４通りのデータ保持容量に連動して１ビット当たりのメモリセル数は、２、４、８、１６と２倍ずつ変化し、それぞれに対応して制御対象とすべき各切り替え部４１〜４４が異なる。

まず、ＰＡＳＲモードがオフとなるデータ保持容量２５６Ｍビットでは、４つ全ての切り替え部４１〜４４が固定状態となる。固定状態の制御内容については、図１５（ｃ）を用いて後述する。一方、データ保持容量１２８Ｍビット（２メモリセル／１ビット）では、Ｘ８切り替え部４１のみ制御対象となり、データ保持容量６４Ｍビット（４メモリセル／１ビット）では、Ｘ８及びＸ７切り替え部４１、４２の２つが制御対象となり、データ保持容量３２Ｍビット（８メモリセル／１ビット）では、Ｘ８〜Ｘ６切り替え部４１〜４３の３つが制御対象となり、データ保持容量１６Ｍビット（１６メモリセル／１ビット）では、Ｘ８〜Ｘ５切り替え部４１〜４４の全てが制御対象となる。いずれの場合も、制御対象とならない切り替え部４１〜４４については固定状態となる。

次に図１５（ｂ）には、動作状態ごとに、図１５（ａ）で制御対象となる各切り替え部４１〜４４に対する制御内容を示している。ＤＲＡＭの通常動作時は、スイッチＳＷ１のみオンとなり、スイッチＳＷ２、ＳＷ３はオフになる。バーストコピーの際は、スイッチＳＷ２のみオンとなり、スイッチＳＷ１、ＳＷ３はオフになる。セルフリフレッシュの際は、スイッチＳＷ３のみオンとなり、スイッチＳＷ１、ＳＷ２はオフになる。

また、図１５（ｃ）には、図１５(ａ)で固定状態となる各切り替え部４１〜４４に対する制御内容を示している。この場合は、常時スイッチＳＷ１のみがオンで、スイッチＳＷ２、ＳＷ３はオフとなり、図１５（ｂ）における通常動作時の状態に保たれる。

このような制御を行うことにより、バーストコピー時には、保持領域の所定のワード線が選択され、僅かに遅れたタイミングでビットＸ５〜Ｘ８のビットパターンに対応する複数のコピー領域の各々のワード線が選択される。また、セルフリフレッシュ時には、保持領域と複数のコピー領域における各々のワード線が同時に選択される。例えば、１６メモリセル／１ビットの場合を説明すると、行アドレスのうちＸ５〜Ｘ８の４ビット全てが０である場合が保持領域に対応し、この４ビットに１が含まれる任意の組合せ（１５通り）はいずれかのコピー領域に対応し、各切り替え部４１〜４４のスイッチＳＷ２、ＳＷ３を介して、全部で１６本のワード線が選択駆動されることになる。

図１６は、図１４の回路構成において１６メモリセル／１ビットに設定したときの信号波形図である。まず、バーストコピー時には図１６（ａ）の信号波形が得られる。まず、保持領域の所定の選択ワード線ＷＬａが駆動されて電圧レベルが立ち上がり、これに続いてビット線ＢＬの出力は、選択ワード線ＷＬａとの交点のメモリセルの蓄積電荷により微小電圧だけ変化する。この電圧変化分がセンスアンプＳＡにより増幅され、タイミングｔ０で電圧レベルがハイ又はローに確定する。そして、選択ワード線ＷＬａの立ち上がりのタイミングから遅延部Ｄによる遅延時間が経過したタイミングで、コピー領域の１５本の対応ワード線ＷＬｂの電圧レベルが立ち上がる。なお、遅延部Ｄの遅延時間は、ビット線ＢＬの出力をセンスアンプＳＡで増幅するのに要する時間を確保する必要がある。

上述したように１５本の対応ワード線ＷＬｂの電圧レベルが立ち上がると、保持領域のメモリセルの蓄積電荷は同一のビット線ＢＬを介してコピー領域のメモリセルに蓄積され、これにより保持領域のメモリセルのビット情報が各コピー領域の１５個のメモリセルにコピーされることになる。なお、タイミングｔ１でコピー領域のメモリセルがハイ又はローに確定する。

また、セルフリフレッシュ時には図１６（ｂ）の信号波形が得られる。この場合、保持領域の所定の選択ワード線ＷＬａとコピー領域の１５本の対応ワード線ＷＬｂの計１６本のワード線の各電圧レベルが同時に立ち上がる。このとき、ビット線ＢＬの出力は、選択ワード線ＷＬａ及び１５本の対応ワード線ＷＬｂの両交点における各メモリセルの蓄積電荷の影響を受けて変化する。そして、センスアンプＳＡにより増幅されて電圧レベルがハイ又はローに確定する。

次に、本発明の手法に基づくパーシャルアレイセルフリフレッシュを適用する場合の消費電流低減効果について説明する。本実施形態に基づく消費電流低減効果は、パーシャルアレイセルフリフレッシュに基づく効果と、それに付随する電源制御に基づく効果があるので、まず、電源制御を行わない状態での前者の効果を説明する。

図１７は、本実施形態の構成に従って選択的に設定可能なデータ保持容量とセルフリフレッシュの動作状態との関係をまとめて示した図である。図１７において、２５６Ｍビットのメモリアレイ１０に関し、データ保持容量、保持領域のワード線総数、１ビット当たりのメモリセル数については既に述べた通りの内容となっている。また、１ビット当たりの蓄積電荷量は（１メモリセルに対し電荷ｑ０と仮定）、データ保持容量の逆数（あるいは１ビット当たりのメモリセル数）に比例して順に２倍ずつ増加していく。

まず、データ保持容量のワード線総数に着目すると、これによりワード線を駆動する回数が定まるので、１回のセルフリフレッシュ、すなわち保持領域の全メモリセルのセルフリフレッシュに要する動作時間と比例する。そのため、データ保持容量を小さくすればセルフリフレッシュの動作時間を短縮できることになり、その分消費電流を低減できる(第１の効果)。この第１の効果に関しては、従来のパーシャルアレイセルフリフレッシュ方式と相違はない。

一方、１ビット当たりの蓄積電荷量に着目すると、１つのビット情報についてのコピー動作の回数（つまり、１ビット当たりのメモリセル数）に比例して変化していく。つまり、データ保持容量を小さくして１ビット当たりのメモリセル数を増加すれば、それにより増加した蓄積電荷量の分だけリフレッシュ間隔を長く設定し、その分消費電流を低減できる（第２の効果）。かかる第２の効果に関しては、従来のパーシャルリフレッシュ方式では得られない本発明の手法に固有の特徴であり、第１の効果と第２の効果が相まって、大幅に消費電流を低減可能となる。

ここで、１ビット当たりのメモリセル数と、メモリセルによりビット情報を保持可能な時間であるリテンションタイムの関係を考える。まず、２メモリセル／１ビットの場合、リテンションタイムは１ビット当たりの蓄積電荷量に比例することが実験的に確認されている。例えば、データ保持容量が１２８Ｍビットで、２メモリセル／１ビットの場合のリテンションタイムは、ＰＡＳＲなしの場合のリテンションタイムの２倍となるため、その分だけリフレッシュ周期を長く設定できる。よって、上述の第１の効果と第２の効果により、データ保持容量１２８Ｍの設定にすることで、通常時（ＰＡＳＲなし）に比べて消費電流を４分の１に低減可能となる。

一般に、メモリセルがハイの状態では、その蓄積電荷がリークによって減少していくが、１メモリセル／１ビットの場合は、蓄積電荷の残量が半分程度まで減少したとき、電圧レベルの変化の識別が困難となって誤動作を引き起こす。これに対し、２メモリセル／１ビットの場合は、コピー元のメモリセルがＴ側のビット線で、コピー先のビット線がＢ側のビット線であるとすると、蓄積電荷の残量が半分程度となってもＴ側とＢ側のビット線同士のレベル差が確保されるため、ビット情報を正常に読み出すことができる。この場合、メモリセルがハイの状態から時間が経過し、蓄積電荷の残量がゼロ（０ＶのＬレベル書込み相当）に近づいた時点で誤動作を引き起こす。このように、２メモリセル／１ビットのリフレッシュ周期は、１メモリセル／１ビットの場合の２倍程度に延長可能となる。

仮に、２メモリセル／１ビットの結果を４メモリセル／１ビット以上の場合に当てはめると、リテンションタイムは１ビット当たりの蓄積電荷量に比例して長くなる。しかし、４メモリセル／１ビット以上にした場合は、単に蓄積電荷量の増加による効果だけではなく、以下に述べるように、複数のメモリセルに保持されたビット情報を読み出す際のフェイル確率が急激に小さくなる効果により、リテンションタイムを大幅に長くすることができる。

まず、２５６ＭビットのＤＲＡＭに関し、４メモリセル／１ビットの場合についてのフェイル数の期待値ｅ１は次の（１）式で与えられる。

ただし、ｎ：各リフレッシュ周期でのフェイルビット数
_ｎ−２Ｃ_２：ｎ−２ビット中から２を抽出するときの組合せ数

同様に、８メモリセル／１ビット、１６メモリセル／１ビットの場合についてのフェイル数のそれぞれの期待値ｅ２、ｅ３は（２）、（３）式で与えられる。

上記の（１）〜（３）式の確率計算によれば、１ビット当たりのメモリセル数が２の場合に比べ、４、８、１６と多重化の度合が高くなることにより、リテンションタイムは１０倍、４０倍、８０倍程度に長くすることができる。

図１８は、本実施形態のＤＲＡＭについて、１ビット当たりのメモリセル数を変えた場合におけるフェイルの累積度数とリフレッシュ周期の関係をグラフに示している。図１８のグラフでは、メモリセル数／ビットが１、２の場合は実測値を用い、メモリセル数／ビットが４、８、１６場合は上記（１）〜（３）式の計算値を用いている。また、図１８には、２５６Ｍビットの容量に対して１ビットのフェイルを許容限界と想定したときの１ビットフェイル位置Ｐ１を示している。

図１８のグラフからわかるように、同様のリフレッシュ周期に対しては、１ビット当たりのメモリセル数が増加するほどフェイルの累積度数が急激に減少する。すなわち、ビット情報を多重化して保持することにより、蓄積電荷量の増加分以上にフェイルの減少度合が大きくなるため、それだけリテンションタイムが長くなる。以下、図１９を参照して、１ビット当たりのメモリセル数とリフレッシュ周期の関係を説明する。

図１９には、１ビット当たりのメモリセル数を変化させたとき、フェイルを許容範囲内に保つ適正なリフレッシュ周期をグラフにして示すとともに、グラフに重ねて２つの直線Ｌ１、Ｌ２を示している。１ビット当たりのメモリセル数が１、２のときは直線Ｌ１に従って変化するが、１ビット当たりのメモリセル数が４、８、１６のときは直線Ｌ２に従って変化する傾向があり、直線Ｌ１に比べて直線Ｌ２の方がリフレッシュ周期の長期化の度合が格段に大きいことがわかる。直線Ｌ１は、１ビット当たりのメモリセル数に比例して蓄積電荷量が増加し、リテンションタイムが長くなる効果を反映しているのに対し、直線Ｌ２は、図１８に示されるようにビット情報の多重化によりフェイル確率が減少し、これによりリテンションタイムが長くなる効果を反映している。このように、１ビット当たりのメモリセル数を多くするほど飛躍的にリフレッシュ周期を長くでき、それだけＤＲＡＭの消費電流を大幅に低減可能となる。

次に、本実施形態において電源制御を行う場合の消費電流低減効果について説明する。図２０は、図１８と同様のフェイルの累積度数とリフレッシュ周期の関係について、１メモリセル／１ビットの場合の電源制御の有無による相違をグラフで比較した図である。電源制御なしの場合のグラフは、図１８の１メモリセル／１ビットのグラフと同様であるのに対し、電源制御ありの場合のグラフはリフレッシュ周期の広い範囲にわたってフェイルの累積度数がさらに小さくなることがわかる。すなわち、電源制御を実行することは、同様の条件下でリテンションタイムを長くする効果を有することが確認できる。

次に、データ保持容量（１ビット当たりのメモルセル数）を増加させた場合の電源制御の効果について、図２１及び図２２を用いて説明する。図２１は、データ保持容量を変えた場合、電源制御の有無に応じた電流の変化を示した表である。図２１においては、各々のデータ保持容量に対し適切なリフレッシュ周期が設定された状態を想定し、各々の状態で電源制御の有無に応じた電流の実測値を示している。ここで、リフレッシュ動作電流は、電源生成部６０のうちリフレッシュ動作に必要な電源電圧が供給された後のリフレッシュ動作に伴う消費電流なので、電源制御の有無に関わらず一定となる。一方、１ビット当たりのメモリセル数が増加するにつれ、上述の作用に基づきリフレッシュ動作電流が減少する。

これに対し、電源回路電流は、電源生成部６０で生成される各電源電圧による直流電流であるため、１ビット当たりのメモリセル数とは無関係の電流値となる。しかし、電流制御なしの場合の電源回路電流が２０μＡであるのに対し、電源制御ありの場合の電源回路電流は５μＡであり、電源制御の実行によって４分の１に減少することがわかる。これは、電源制御ありの場合は、セルフリフレッシュ中に周辺電源の一部を停止させ、かつアレイ電源を間欠的に停止させるので、その分だけ電流が少なくなっているものである。

そして、セルフリフレッシュ動作時にＤＲＡＭで消費されるセルフリフレッシュ電流は、上記のリフレッシュ動作電流と電源回路電流を足し合わせた電流となる。図２１に示すように、電源制御ありの場合は電源制御なしの場合に比べ、電源回路電流の差である１５μＡだけセルフリフレッシュ電流を低減可能となる。

図２２は、電源制御の有無とデータ保持容量に応じて、リフレッシュ周期とセルフリフレッシュ電流の関係を示すグラフであり、図２１のセルフリフレッシュ電流に対応するより詳細なデータをプロットしたものである。図２２からわかるように、データ保持容量を小さくしてリフレッシュ周期を長く設定するほどセルフリフレッシュ電流を低減でき、さらには電源制御を実行することによりセルフリフレッシュ電流を一層低減することができる。このとき、電源制御の有無に応じたセルフリフレッシュ電流の差は、リフレッシュ周期が長い領域で大きくなる。かかる領域では、図２２に示すようにリフレッシュ動作電流がゼロに近づき、電源回路電流の差がそのままセルフリフレッシュ電流の差となるためであり、データ保持容量を小さくしてリフレッシュ周期を長くするほど本発明の適用の効果が大きくなることを意味する。

以上、本実施形態に基づき本発明について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、メモリアレイ１０の容量や回路構成は上述の具体例に限られることなく、多様な半導体メモリに対して本発明を広く適用することができる。また、保持領域及びコピー領域に関する設定内容や切り替え段階数、具体的な設定方法等については、動作に適した形態を採用することができる。また、電源生成部６０の構成や電源制御部５２による制御方法については、本実施形態で説明した例に限られず多様な構成、制御方法を採用することができる。

本実施形態に係るＤＲＡＭの全体構成を示すブロック図である。メモリアレイを構成する一のバンクについての具体的な構成例である。一のマット内において本発明の手法を説明する概念図である。メモリアレイのデータ保持容量を様々に変えて設定する場合、コピー元である保持領域とコピー先であるコピー領域のマット内における関係を示す図である。ＰＡＳＲモードに関する情報を設定するための設定用レジスタの一例を示す図である。第１の実施例におけるセルフリフレッシュの制御の流れを説明するフローチャートである。第１の実施例におけるセルフリフレッシュ制御部とその周辺部の回路構成の一例を示す図である。外部電源電圧ＶＤＤを降圧して出力電圧Ｖｏｕｔ１を生成する第１の電圧生成回路の構成例である。外部電源電圧ＶＤＤに基づき比較的低い出力電圧Ｖｏｕｔ２を生成する第２の電圧生成回路の構成例である。外部電源電圧ＶＤＤを昇圧して出力電圧Ｖｏｕｔ３を生成する第３の電圧生成回路の構成例である。外部電源電圧ＶＤＤに基づき負電圧の出力電圧Ｖｏｕｔ４を生成する第４の電圧生成回路の構成例である。第２の実施例におけるセルフリフレッシュの制御の流れを説明するフローチャートである。第２の実施例におけるセルフリフレッシュ制御部とその周辺部の回路構成の一例を示す図である。複数段階のデータ保持容量を選択的に切り替え設定可能とした場合のセルフリフレッシュ動作に関連する要部の回路構成例を示す図である。図１４の回路構成において動作状態ごとのＸ５〜Ｘ８切り替え部に対する制御内容を示す図である。図１４の回路構成に対応する信号波形図である。本実施形態の構成に従って選択的に設定可能なデータ保持容量とセルフリフレッシュの動作状態との関係をまとめて示す図である。本実施形態のＤＲＡＭについて、１ビット当たりのメモリセル数を変えた場合におけるフェイルの累積度数とリフレッシュ周期の関係をグラフに示す図である。１ビット当たりのメモリセル数とリフレッシュ周期の関係をグラフに示す図である。図１８と同様のフェイルの累積度数とリフレッシュ周期の関係について、１メモリセル／１ビットの場合の電源制御の有無による相違をグラフで比較した図である。データ保持容量を変えた場合、電源制御の有無に応じた電流の変化を示した表である。電源制御の有無とデータ保持容量に応じて、リフレッシュ周期とセルフリフレッシュ電流の関係を示すグラフである。

符号の説明

１０…メモリアレイ
１１…メインワードドライバ
１２…センスアンプ部
１３…行デコーダ
１４…行アドレスバッファ
１５…セルフリフレッシュ制御部
１６…列デコーダ
１７…列アドレスバッファ
１８…Ｉ／Ｏ制御部
１９…コマンドデコーダ
２０…クロックジェネレータ
３０…行アドレス切り替え部
４１…Ｘ８切り替え部
４２…Ｘ７切り替え部
４３…Ｘ６切り替え部
４４…Ｘ５切り替え部
５０…リフレッシュカウンタ
５１…オシレータ
５２…電源制御部
６０…電源生成部
６１…アレイ電源生成部
６２…周辺電源生成部
１００…マット

Claims

行アドレスに対応するワード線と列アドレスに対応するビット線の交点に配置される複数のメモリセルからなるメモリアレイにデータを保持するためのセルフリフレッシュ動作を制御する半導体メモリのリフレッシュ制御方法であって、
前記メモリアレイの全体のうち、データ保持の対象となる所定数のワード線上のメモリセル群である保持領域と、当該保持領域の全データのコピー先となるワード線上のメモリセル群であるコピー領域とを区分して設定するステップと、
前記セルフリフレッシュ動作の実行に先立って、前記保持領域の各メモリセルをコピー元とし、同一ビット線又は同一ビット線対における前記コピー領域の一又は複数の各メモリセルへのビット情報のコピー動作を実行するステップと、
前記保持領域をセルフリフレッシュの対象として行アドレスを順次指定し、指定された行アドレスに対応するワード線を選択して駆動すると同時に、当該選択ワード線のコピー先として対応する前記コピー領域の一又は複数のワード線を選択して駆動することにより、前記セルフリフレッシュ動作を実行するステップと、
前記セルフリフレッシュ動作の際、前記半導体メモリに供給される電源電圧を、前記セルフリフレッシュ動作の状況に応じて供給又は停止させるように切り替え制御するステップと、
を含むことを特徴とする半導体メモリのリフレッシュ制御方法。
前記ビット情報のコピー動作は、前記保持領域の行アドレスを順次指定し、指定された行アドレスに対応するワード線を選択して駆動するとともに、ビット線出力の増幅に要する所定時間が経過した後に前記選択ワード線のコピー先として対応する前記コピー領域の一又は複数のワード線を選択して駆動することにより実行されることを特徴とする請求項１に記載の半導体メモリのリフレッシュ制御方法。
前記電源電圧は、前記メモリアレイを含むアレイ回路に供給するアレイ電源と、周辺回路に供給する周辺電源に区分され、
前記周辺電源の切り替え制御は、前記セルフリフレッシュ動作中に一部の電源供給を停止するように制御し、前記アレイ電源の切り替え制御は、前記セルフリフレッシュ動作中に所定の周期で電源供給の停止と起動を繰り返すように制御することを特徴とする請求項１又は２に記載の半導体メモリのリフレッシュ制御方法。
前記セルフリフレッシュにおいて、リフレッシュ周期中の所定タイミングで前記保持領域の全てのワード線を集中的に順次選択するように制御するバーストリフレッシュを実行し、前記アレイ電源の切り替え制御は、前記バーストリフレッシュの動作期間に電源供給を行い、前記バーストリフレッシュの停止期間に電源供給を停止するように制御することを特徴とする請求項３に記載の半導体メモリのリフレッシュ制御方法。
前記保持領域の容量は複数段階を切り替え可能に設定され、それぞれの容量に応じてコピー元の１ビットに対応するコピー先のメモリセル数を選択的に変更可能であることを特徴とする請求項１から４のいずれかに記載の半導体メモリのリフレッシュ制御方法。
前記保持領域の容量が、予め設定された容量以下の各段階に設定されているときは前記電源電圧の切り替え制御を行い、それ以外の各段階に設定されているときは前記電源電圧の切り替え制御を行わないことを特徴とする請求項５に記載の半導体メモリのリフレッシュ制御方法。
前記電源制御の有無を選択的に設定可能であり、前記セルフリフレッシュに際し、前記電源制御ありに設定されているときは前記電源電圧の切り替え制御を行い、前記電源制御なしに設定されているときは前記電源電圧の切り替え制御を行わないことを特徴とする請求項１から５のいずれかに記載の半導体メモリのリフレッシュ制御方法。
行アドレスに対応するワード線と列アドレスに対応するビット線の交点に配置される複数のメモリセルを含むアレイ回路と、前記アレイ回路の動作を制御する制御手段を含む周辺回路を有する半導体メモリであって、
前記アレイ回路に供給されるアレイ電源と前記周辺回路に供給される周辺電源とを生成する電源生成手段と、
前記メモリアレイの全体のうち、データ保持の対象となる所定数のワード線上のメモリセル群である保持領域と、当該保持領域の全データのコピー先となるワード線上のメモリセル群であるコピー領域とを区分して設定し、前記保持領域の各メモリセルをコピー元とし、同一ビット線又は同一ビット線対における前記コピー領域の一又は複数の各メモリセルへのビット情報のコピー動作を実行した後、前記保持領域をセルフリフレッシュの対象として行アドレスを順次指定し、指定された行アドレスに対応するワード線を選択して駆動すると同時に、当該選択ワード線のコピー先として対応する前記コピー領域の一又は複数のワード線を選択して駆動することにより、前記セルフリフレッシュ動作を実行するセルフリフレッシュ制御手段と、
前記セルフリフレッシュ動作の際、前記電源生成手段により生成される前記アレイ電源と前記周辺電源を、前記セルフリフレッシュ動作の状況に応じて供給又は停止させるように切り替え制御する電源制御手段と、
を備えることを特徴とする半導体メモリ。
前記セルフリフレッシュ制御手段は、前記コピー動作に際し、前記保持領域の行アドレスを順次指定し、指定された行アドレスに対応するワード線を選択して駆動するとともに、ビット線出力の増幅に要する所定時間が経過した後に前記選択ワード線のコピー先として対応する前記コピー領域の一又は複数のワード線を選択して駆動することを特徴とする請求項８に記載の半導体メモリ。
前記電源制御手段は、前記セルフリフレッシュ動作中に前記周辺電源の一部の供給を停止するように制御するとともに、前記セルフリフレッシュ動作中に所定の周期で前記アレイ電源の供給の停止と起動を繰り返すように制御することを特徴とする請求項８又は９に記載の半導体メモリ。
前記セルフリフレッシュ制御手段は、リフレッシュ周期中の所定タイミングで前記保持領域の全てのワード線を集中的に順次選択するように制御するバーストリフレッシュを実行し、前記電源制御手段は、前記バーストリフレッシュの動作期間に前記アレイ電源の供給を行い、前記バーストリフレッシュの停止期間に前記アレイ電源の供給を停止するように制御することを特徴とする請求項１０に記載の半導体メモリ。
前記保持領域の容量として複数段階の中から一の容量を切り替え設定可能な設定用レジスタが設けられ、前記設定用レジスタの内容に応じてコピー元の１ビットに対応するコピー先のメモリセル数が識別されることを特徴とする請求項８から１１のいずれかに記載の半導体メモリ。
前記設定用レジスタの前記保持領域の容量が予め設定された容量以下の各段階に設定されているときは前記電源制御手段による電源制御を行い、それ以外の各段階に設定されているときは前記電源制御手段による電源制御を行わないことを特徴とする請求項１２に記載の半導体メモリ。
前記設定用レジスタには、前記電源制御手段による電源制御の有無を選択的に設定可能であり、前記セルフリフレッシュに際し、前記設定用レジスタの内容に応じて前記電源制御手段による電源制御の有無を選択することを特徴とする請求項１２に記載の半導体メモリ。
前記メモリアレイは、複数のブロックに分割されるとともに、一のブロック内で前記ワード線及び前記ビット線が共通となるように構成され、
前記保持領域及び前記コピー領域は、前記ブロック単位で領域を確保されることを特徴とする請求項８から１４のいずれかに記載の半導体メモリ。