KR20060087199A - 선택적 리프레쉬가 가능한 반도체 메모리 디바이스 - Google Patents
선택적 리프레쉬가 가능한 반도체 메모리 디바이스 Download PDFInfo
- Publication number
- KR20060087199A KR20060087199A KR1020050008119A KR20050008119A KR20060087199A KR 20060087199 A KR20060087199 A KR 20060087199A KR 1020050008119 A KR1020050008119 A KR 1020050008119A KR 20050008119 A KR20050008119 A KR 20050008119A KR 20060087199 A KR20060087199 A KR 20060087199A
- Authority
- KR
- South Korea
- Prior art keywords
- word line
- refresh
- signal
- enable signal
- word
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40618—Refresh operations over multiple banks or interleaving
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40622—Partial refresh of memory arrays
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
Description
Claims (13)
- 다수의 워드 라인과 비트 라인에 의해 정의되는 다수의 메모리 셀이 매트릭스 형태로 배열되고, 상기 다수의 워드 라인은 적어도 하나의 워드 라인을 포함하는 다수의 워드 라인 세트로 구분되는 메모리 셀 어레이;파워 업 전에는 상기 다수의 워드 라인 세트와 연결되는 다수의 메모리 셀의 리프레시를 제한하고, 파워 업 후에는 상기 다수의 워드 라인 세트와 연결된 다수의 메모리 셀의 기입 여부에 따라 리프레시 여부를 결정하는 워드 라인 인에이블 신호를 제공하는 리프레시 제어부; 및상기 워드 라인 인에이블 신호를 제공 받아 상기 워드 라인 세트를 리프레시하는 워드 라인 드라이버를 포함하는 선택적 리프레시가 가능한 반도체 메모리 디바이스.
- 제1 항에 있어서,상기 리프레시 제어부는 상기 다수의 메모리 셀의 기입 여부를 판단하기 위한 정보가 저장되는 래치부를 포함하는 선택적 리프레시가 가능한 반도체 메모리 디바이스.
- 제2 항에 있어서,상기 래치부에 저장된 정보가 제1 레벨의 정보이면 워드 라인 인에이블 신호 를 제공하는 선택적 리프레시가 가능한 반도체 메모리 디바이스.
- 제3 항에 있어서,상기 파워 업 전에는 상기 래치부에 저장된 정보가 상기 제1 레벨과 다른 제2 레벨의 정보가 되도록 리셋시키는 선택적 리프레시가 가능한 반도체 메모리 디바이스.
- 제3 항에 있어서,상기 파워 업 후에는 상기 다수의 메모리 셀의 기입 시 상기 다수의 워드 라인 세트가 액세스되면 상기 래치부에 상기 제1 레벨의 정보가 저장되고 액세스되지 않으면 상기 제2 레벨의 정보가 저장되는 선택적 리프레시가 가능한 반도체 메모리 디바이스.
- 제3 항에 있어서,상기 워드 라인 드라이버는 AND 게이트로 구성되고, 상기 워드 라인 인에이블 신호를 및 소정의 전압 신호를 입력 받아 상기 워드 라인 인에이블 신호가 하이 레벨이면 상기 워드 라인 세트가 리프레시가능하도록 활성화시키는 선택적 리프레시가 가능한 반도체 메모리 디바이스.
- 제6 항에 있어서,상기 소정의 전압 신호는 디코딩된 로우 어드레스가 소정의 레벨로 증폭된 신호인 선택적 리프레시가 가능한 반도체 메모리 디바이스.
- 다수의 워드 라인과 비트 라인에 의해 정의되는 다수의 메모리 셀이 매트릭스 형태로 배열되고, 상기 다수의 워드 라인은 적어도 하나의 워드 라인을 포함하는 다수의 워드 라인 세트로 구분되는 메모리 셀 어레이로 구성된 다수의 뱅크;MRS 모드에서는 상기 다수의 뱅크 중 비활성화된 뱅크의 리프레시는 제한하고 활성화된 뱅크의 리프레시는 가능하도록 하되, 상기 활성화된 뱅크에서는 상기 다수의 워드 라인 세트와 연결된 다수의 메모리 셀의 기입 여부에 따라 리프레시를 제어하는 워드 라인 인에이블 신호를 제공하는 리프레시 제어부; 및상기 워드 라인 인에이블 신호를 제공 받아 상기 워드 라인 세트를 리프레시하는 워드 라인 드라이버를 포함하는 선택적 리프레시가 가능한 반도체 메모리 디바이스.
- 제8 항에 있어서,상기 리프레시 제어부는 상기 다수의 메모리 셀의 기입 여부를 판단하기 위한 정보가 저장되는 래치부를 포함하는 선택적 리프레시가 가능한 반도체 메모리 디바이스.
- 제9 항에 있어서,상기 래치부에 저장된 정보가 제1 레벨의 정보이면 워드 라인 인에이블 신호를 제공하는 선택적 리프레시가 가능한 반도체 메모리 디바이스.
- 제10 항에 있어서,상기 리프레시 제어부는 외부에서 입력된 어드레스가 상기 비활성화된 뱅크 또는 상기 활성화된 뱅크에 해당하는 어드레스인지를 판단하는 어드레스 비교부를 포함하는 선택적 리프레시가 가능한 반도체 메모리 디바이스.
- 제11 항에 있어서,상기 외부에서 입력된 어드레스가 상기 비활성화된 뱅크에 해당하는 어드레스이면 상기 래치부에 저장된 정보가 상기 제1 레벨과 다른 상기 제2 레벨의 정보가 되도록 리셋시키는 선택적 리프레시가 가능한 반도체 메모리 디바이스.
- 제11 항에 있어서,상기 외부에서 입력된 어드레스가 상기 활성화된 뱅크에 해당하는 어드레스이면 상기 다수의 워드 라인 세트와 연결된 다수의 메모리 셀이 기입되어 상기 래치부에 저장된 정보가 상기 제1 레벨의 정보인 경우에만 상기 워드 라인 인에이블 신호를 제공하는 선택적 리프레시가 가능한 반도체 메모리 디바이스.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050008119A KR100642759B1 (ko) | 2005-01-28 | 2005-01-28 | 선택적 리프레쉬가 가능한 반도체 메모리 디바이스 |
US11/339,734 US7440352B2 (en) | 2005-01-28 | 2006-01-26 | Semiconductor memory device capable of selectively refreshing word lines |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050008119A KR100642759B1 (ko) | 2005-01-28 | 2005-01-28 | 선택적 리프레쉬가 가능한 반도체 메모리 디바이스 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060087199A true KR20060087199A (ko) | 2006-08-02 |
KR100642759B1 KR100642759B1 (ko) | 2006-11-10 |
Family
ID=37176159
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050008119A KR100642759B1 (ko) | 2005-01-28 | 2005-01-28 | 선택적 리프레쉬가 가능한 반도체 메모리 디바이스 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7440352B2 (ko) |
KR (1) | KR100642759B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100921827B1 (ko) * | 2008-04-21 | 2009-10-16 | 주식회사 하이닉스반도체 | 반도체 메모리장치 및 이의 동작 방법 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005174426A (ja) * | 2003-12-09 | 2005-06-30 | Micron Technology Inc | 選択可能メモリワード線の不活性化 |
US8898400B2 (en) * | 2007-07-23 | 2014-11-25 | Infineon Technologies Ag | Integrated circuit including multiple memory devices |
KR100899394B1 (ko) * | 2007-10-31 | 2009-05-27 | 주식회사 하이닉스반도체 | 리프래쉬 제어 회로 |
JP5599977B2 (ja) * | 2009-01-22 | 2014-10-01 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置 |
WO2013183155A1 (ja) * | 2012-06-07 | 2013-12-12 | 富士通株式会社 | 選択的にメモリのリフレッシュを行う制御装置 |
KR20160111643A (ko) | 2015-03-17 | 2016-09-27 | 고려대학교 산학협력단 | 변환 색인 버퍼의 페이지 거주 정보를 이용한 동적 메모리 장치 및 그의 선택적 리프레쉬 방법 |
US20190066760A1 (en) * | 2017-08-23 | 2019-02-28 | Nanya Technology Corporation | Dram and method for operating the same |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0812756B2 (ja) * | 1987-06-22 | 1996-02-07 | 松下電子工業株式会社 | スタチックram回路 |
JPH10255468A (ja) | 1997-03-12 | 1998-09-25 | Casio Comput Co Ltd | Dramのリフレッシュ装置 |
EP0916607B1 (en) * | 1997-11-13 | 2002-10-02 | Hitachi, Ltd. | A paper sorting apparatus for sorting sheets of paper and articles |
TW374892B (en) * | 1998-03-02 | 1999-11-21 | Asahi Seiko Co Ltd | Sporting and sieving device for coins |
KR100355226B1 (ko) * | 1999-01-12 | 2002-10-11 | 삼성전자 주식회사 | 뱅크별로 선택적인 셀프 리프레쉬가 가능한 동적 메모리장치 |
US6431342B1 (en) * | 1999-09-13 | 2002-08-13 | Andrew Schwartz | Object routing system |
JP2001093278A (ja) | 1999-09-22 | 2001-04-06 | Toshiba Corp | 半導体記憶装置 |
US6590822B2 (en) * | 2001-05-07 | 2003-07-08 | Samsung Electronics Co., Ltd. | System and method for performing partial array self-refresh operation in a semiconductor memory device |
TW514920B (en) * | 2001-07-20 | 2002-12-21 | United Microelectronics Corp | Selective memory refreshing circuit and refreshing method |
KR20030016530A (ko) * | 2001-08-21 | 2003-03-03 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 리프레쉬 회로 |
US6515929B1 (en) * | 2001-10-29 | 2003-02-04 | Etron Technology, Inc. | Partial refresh feature in pseudo SRAM |
KR100425470B1 (ko) * | 2001-11-06 | 2004-03-30 | 삼성전자주식회사 | Dram 장치에서 리프레쉬 동작시의 잡음 피크를감소시키기 위한 부분 리프레쉬 방법 및 부분 리프레쉬 회로 |
KR20030054886A (ko) * | 2001-12-26 | 2003-07-02 | 삼성전자주식회사 | 블록단위 리프레쉬 기능을 갖는 반도체 메모리 장치 |
JP2004030738A (ja) * | 2002-06-24 | 2004-01-29 | Toshiba Corp | ダイナミック型半導体メモリ装置 |
US6876593B2 (en) * | 2003-07-01 | 2005-04-05 | Intel Corporation | Method and apparatus for partial refreshing of DRAMS |
US6862238B1 (en) * | 2003-09-25 | 2005-03-01 | Infineon Technologies Ag | Memory system with reduced refresh current |
US6956782B2 (en) * | 2003-09-30 | 2005-10-18 | Infineon Technologies Ag | Selective bank refresh |
-
2005
- 2005-01-28 KR KR1020050008119A patent/KR100642759B1/ko active IP Right Grant
-
2006
- 2006-01-26 US US11/339,734 patent/US7440352B2/en active Active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100921827B1 (ko) * | 2008-04-21 | 2009-10-16 | 주식회사 하이닉스반도체 | 반도체 메모리장치 및 이의 동작 방법 |
US7864559B2 (en) | 2008-04-21 | 2011-01-04 | Hynix Semiconductor Inc. | Dram memory device with improved refresh characteristic |
Also Published As
Publication number | Publication date |
---|---|
KR100642759B1 (ko) | 2006-11-10 |
US7440352B2 (en) | 2008-10-21 |
US20060171241A1 (en) | 2006-08-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9767881B2 (en) | Dynamic random access memory with fully independent partial array refresh function | |
US6618314B1 (en) | Method and architecture for reducing the power consumption for memory devices in refresh operations | |
US6950364B2 (en) | Self-refresh apparatus and method | |
US7379369B2 (en) | Semiconductor device | |
US6240039B1 (en) | Semiconductor memory device and driving signal generator therefor | |
KR100642759B1 (ko) | 선택적 리프레쉬가 가능한 반도체 메모리 디바이스 | |
JP4534141B2 (ja) | 半導体記憶装置 | |
US20080285370A1 (en) | Semiconductor memory and system | |
US7266032B2 (en) | Memory device having low Vpp current consumption | |
EP1310878A2 (en) | Memory device and internal control method therefor | |
JPWO2009116117A1 (ja) | 半導体メモリ、システム、半導体メモリの動作方法および半導体メモリの製造方法 | |
US6219292B1 (en) | Semiconductor memory device having reduced power requirements during refresh operation by performing refresh operation in a burst method | |
JP4566621B2 (ja) | 半導体メモリ | |
US8473694B2 (en) | Memory device and memory system comprising same | |
US8315118B2 (en) | Precharge method of semiconductor memory device and semiconductor memory device using the same | |
US7187615B2 (en) | Methods of selectively activating word line segments enabled by row addresses and semiconductor memory devices having partial activation commands of word line | |
WO2002037501A1 (fr) | Memoire a semi-conducteurs, procede pour commander son rafraichissement et procede pour regler une zone specifique d'ensembles de cellules de memoire afin de mettre en oeuvre le procede de commande | |
US7263021B2 (en) | Refresh circuit for use in semiconductor memory device and operation method thereof | |
KR100521376B1 (ko) | 불량 워드라인을 스크린하고 불량 워드라인에 브릿지가존재하더라도 리프레쉬 전류나 스탠바이 전류를증가시키지 않는 반도체 메모리 장치 및 그 워드라인 구동방법 | |
KR100327591B1 (ko) | 프로그래머블 셀프리프레쉬 기능을 갖는 동기식 디램 | |
KR100477824B1 (ko) | 반도체 메모리 소자 | |
US7224631B2 (en) | Non-skipping auto-refresh in a DRAM | |
JP2002074991A (ja) | メモリを有する半導体装置 | |
JP2007299528A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120925 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20130930 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20141001 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20151001 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20160930 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20180927 Year of fee payment: 13 |
|
FPAY | Annual fee payment |
Payment date: 20190930 Year of fee payment: 14 |