JP2007059036A - メモリ - Google Patents

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Abstract

【課題】外部アクセス動作の期間を短くすることが可能なメモリを提供する。
【解決手段】このメモリは、外部アクセス動作に基づいて、内部アクセス動作を行うアクセス制御回路２５と、リフレッシュ動作を行うリフレッシュ制御回路２２と、リフレッシュ動作を、読出し動作ＲＦＲＤと再書込み動作ＲＦＲＳ１およびＲＦＲＳ２とに分割するリフレッシュ分割制御回路２３とを備えている。そして、読出し動作ＲＦＲＤと再書込み動作ＲＦＲＳ１およびＲＦＲＳ２とは、それぞれ、異なる外部アクセス動作に対応する異なる内部アクセス動作の後に行われる。
【選択図】図４

Description

本発明は、メモリに関し、特に、記憶されたデータのリフレッシュ動作を行うメモリに関する。
従来、不揮発性のメモリの一例として、強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が知られている。強誘電体メモリは、強誘電体の分極方向による擬似的な容量変化をメモリ素子として利用するものである。この強誘電体メモリのうち、メモリセルに記憶されたデータのディスターブが生じる単純マトリックス型および１トランジスタ型の強誘電体メモリが知られている。すなわち、これら単純マトリックス型および１トランジスタ型の強誘電体メモリでは、強誘電体キャパシタを含むメモリセルに対する読出し動作後の再書込み動作および書込み動作の際に、選択したワード線以外のワード線に接続されるメモリセルに所定の電圧が印加されることに起因して、強誘電体キャパシタの分極量が減少することによりデータが消失するいわゆるディスターブが発生することが知られている。このようなディスターブを抑制するために、単純マトリックス型および１トランジスタ型の強誘電体メモリでは、リフレッシュ動作が行なわれている。
また、従来、リフレッシュ動作を行うメモリにおいて、内部アクセス動作とリフレッシュ動作とが競合しないように、各リフレッシュ動作を行うための技術が種々提案されている（たとえば、特許文献１参照）。この特許文献１には、所定の周期を有する外部クロックよりも短い周期を有する内部クロックに同期させて内部アクセス動作（読出し動作または書込み動作）を行うＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が開示されている。一般に、ＤＲＡＭでは、一定の期間が経過した場合に、リフレッシュ動作を行わなければならない。また、この特許文献１に開示されたＤＲＡＭでは、外部クロックの周期よりも内部クロックの周期の方が短いので、一定期間内に入力される外部クロックよりもその一定期間内に生成される内部クロックの方がクロック数が多くなる。これにより、外部クロックに同期して行われる外部アクセス動作が行われていない場合でも、内部クロックが生成されることが周期的に起こることになるので、外部アクセス動作に対応する内部アクセス動作が行われない内部クロックが周期的に発生する。この特許文献１のメモリでは、この内部アクセス動作が行われない内部クロックに同期させて読出し動作と再書込み動作とからなるリフレッシュ動作を行うように構成されている。これにより、内部アクセス動作を妨げることなく、リフレッシュ動作を行うことが可能になる。
特開２００１−２２９６７４号公報
しかしながら、上記特許文献１に開示された従来のＤＲＡＭでは、外部クロックよりも所定の割合分だけ周期の短い内部クロックに同期させて、読出し動作および再書込み動作を連続して行うリフレッシュ動作が行われるので、その分、内部クロックの周期が長くなるという不都合がある。これにより、内部クロックの周期よりも長く設定される外部クロックの周期も長くする必要があるため、外部アクセス動作の期間が長くなるという問題点がある。
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、外部アクセス動作の期間を短くすることが可能なメモリを提供することである。
課題を解決するための手段および発明の効果
この発明の一の局面によるメモリは、外部アクセス動作に基づいて、内部アクセス動作を行うアクセス制御手段と、リフレッシュ動作を行うリフレッシュ制御手段と、リフレッシュ動作を、読出し動作と再書込み動作とに分割するリフレッシュ分割制御手段とを備え、読出し動作と再書込み動作とは、それぞれ、異なる外部アクセス動作に対応する異なる内部アクセス動作の前および後の少なくともどちらか一方に行われる。
この発明の一の局面によるメモリでは、上記のように、リフレッシュ動作を読出し動作と再書込み動作とに分割するリフレッシュ分割制御手段を設けるとともに、読出し動作と再書込み動作とを、それぞれ、異なる外部アクセス動作に対応する異なる内部アクセス動作の前および後の少なくともどちらか一方に行うように構成することによって、リフレッシュ動作の読出し動作と書込み動作とを連続して行う場合に比べて、１回の外部アクセス動作の期間に行われるリフレッシュ動作の期間を短くすることができるので、その分外部アクセス動作の期間を短くすることができる。この結果、データの転送速度を向上させることができる。
上記一の局面によるメモリにおいて、好ましくは、リフレッシュ分割制御手段は、第１データを書き込む第１再書込み動作と第２データを書き込む第２再書込み動作とに再書込み動作を分割し、読出し動作、第１再書込み動作および第２再書込み動作は、それぞれ、異なる外部アクセス動作に対応する異なる内部アクセス動作の前および後の少なくともどちらか一方に行われる。このように、再書込み動作をさらに第１再書込み動作と第２再書込み動作とに分割することによって、１回の外部アクセス動作の期間内に行われる再書込み動作（リフレッシュ動作）の期間をより短縮することができるので、外部アクセス動作の期間をより短くすることができる。この結果、データの転送速度をより向上させることができる。
上記一の局面によるメモリにおいて、好ましくは、リフレッシュ動作の読出し動作によって読み出されたデータを保持するラッチ手段をさらに備えている。このように構成すれば、リフレッシュ動作の読出し動作によって読み出されたデータを消失させることなくラッチ手段によって保持することができるので、リフレッシュ動作を読出し動作と再書込み動作とに分割したとしても、後のリフレッシュ動作の再書込み動作の際に、ラッチ手段に保持されたデータを復元して再書き込みすることができる。
上記一の局面によるメモリにおいて、好ましくは、外部アクセス動作を検知する外部アクセス検知手段と、外部アクセス検知手段により外部アクセス動作が検知されたことと、アクセス制御手段の動作状態とに基づいて、リフレッシュ動作を行うかどうかを判定するリフレッシュ判定手段とをさらに備え、アクセス制御手段は、リフレッシュ判定手段の判定結果に基づいて、内部アクセス動作の前および後の少なくともどちらか一方にリフレッシュ動作を行う。このように、外部アクセス検知手段により外部アクセス動作が検知されたことと、アクセス制御手段の動作状態とに基づいて、リフレッシュ動作を行うかどうかを判定するリフレッシュ判定手段を設けることにより、外部アクセス動作が周期的に行われていない場合でも、外部アクセス動作が行われた際に、リフレッシュ判定手段により、アクセス制御手段の動作状態に基づいて、リフレッシュ動作を行うかどうかの判定を行うことができる。これにより、外部アクセス動作が周期的に行われるメモリのみならず、外部アクセス動作が非周期的に行われるメモリにおいても、アクセス制御手段により、リフレッシュ判定手段の判定に基づいて、内部アクセス動作と競合することなく、分割されたリフレッシュ動作を行うことができる。
上記一の局面によるメモリにおいて、好ましくは、外部アクセス動作のアクセス回数を計数する外部アクセス計数手段をさらに備え、アクセス制御手段は、外部アクセス計数手段によって計数されたアクセス回数に基づいてリフレッシュ動作を行う。このように構成すれば、外部アクセス動作が、ディスターブが発生する回数よりも少ない一定の回数行われた場合に、リフレッシュ動作を行うことができるので、一定回数の外部アクセス動作によりデータが劣化する強誘電体メモリなどに適したリフレッシュ動作を行うことができる。
上記一の局面によるメモリにおいて、好ましくは、外部アクセス動作の回数に因らず、リフレッシュ動作を行う。このように構成すれば、リフレッシュ動作の回数を増加させることができるので、ディスターブが発生するのをより抑制することができる。また、外部アクセス動作の回数を計数する構成を省略することができるので、回路構成を簡単化することができる。
上記一の局面によるメモリにおいて、好ましくは、互いに交差するように配置されたビット線およびワード線と、ビット線およびワード線の交差する位置に配置されたメモリセルとをさらに備え、内部アクセス動作は、読出し動作と、再書込み動作と、リフレッシュ動作が行われない場合に、内部アクセス動作の読出し動作および再書込み動作時に選択されたメモリセルに印加される電位差が相殺されるように、ワード線およびビット線に電圧を印加する追加サイクルとを含む。このように、選択されたメモリセルに印加される電位差が相殺されるように、内部アクセス動作にワード線およびビット線に電圧を印加する追加サイクルを設けることによって、各内部アクセス動作毎に、メモリセルに印加される電圧を相殺することができるので、メモリセルに印加される全ての電圧の合計が「０」にならないことに起因するインプリントを防止することができる。なお、インプリントとは、メモリセルを構成する強誘電体に一定方向の電圧が印加されることによって、強誘電体のヒステリシスループが電圧が印加された方向にシフトして逆データを書き込みにくくなることをいう。
上記一の局面によるメモリにおいて、好ましくは、リフレッシュ動作の再書込み動作は、第１データを書き込む第１再書込み動作と第２データを書き込む第２再書込み動作とを含み、リフレッシュ動作の読出し動作は、第１外部アクセス動作に対応する第１内部アクセス動作の前および後の少なくともどちらか一方に行われ、リフレッシュ動作の第１再書込み動作および第２再書込み動作は、第２外部アクセス動作に対応する第２内部アクセス動作の前および後の少なくともどちらか一方に行われる。このように構成すれば、リフレッシュ動作を、読出し動作、第１再書込み動作および第２再書込み動作の３つのサイクルによって構成する場合において、２回の外部アクセス動作の期間で１回分のリフレッシュ動作を行うことができる。これにより、リフレッシュ動作を、読出し動作、第１再書込み動作および第２再書込み動作の３つのサイクルによって構成する場合において、３回の外部アクセス動作の期間で１回分のリフレッシュ動作を行う場合に比べて、リフレッシュ動作をより早期に完了させることができる。その結果、ディスターブの累積を効率的に抑制することができる。
上記一の局面によるメモリにおいて、好ましくは、複数のワード線をそれぞれ含む複数のメモリセルブロックをさらに備え、所定の外部アクセス動作の期間に、内部アクセス動作と共にリフレッシュ動作を行う際には、複数のメモリセルブロックのうちの２つ以上のメモリセルブロックの各々に含まれるワード線に対してリフレッシュ動作が行われる。このように構成すれば、所定の外部アクセス動作の期間に２つ以上のワード線に対して並行してリフレッシュ動作が行われるので、所定の外部アクセス動作の期間に１つのワード線のみに対してリフレッシュ動作が行われる場合に比べて、リフレッシュ動作をより早期に完了させることができる。その結果、容易に、ディスターブの累積を効率的に抑制することができる。
この場合、好ましくは、所定の外部アクセス動作の期間に、内部アクセス動作と共にリフレッシュ動作を行う際に、リフレッシュ動作が行われる２つ以上のメモリセルブロックの各々に含まれるワード線は、互いに異なる立上りタイミングで活性化される。このように構成すれば、２つ以上のワード線の各々が活性化状態となっている期間を互いにずらすことができるので、２つ以上のワード線の各々が同時に活性化状態となる期間を短くすることができる。これにより、動作電流がピークに達する期間を短くすることができるので、電源線に発生するノイズを低減することができる。その結果、メモリの動作信頼性を向上させることができる。
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の実施形態の説明では、本発明によるメモリの一例として、ワード線とビット線とが交差する位置に配置された１つの強誘電体キャパシタのみからメモリセルが構成される単純マトリックス型の強誘電体メモリについて説明する。
（第１実施形態）
図１は、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの全体構成を示したブロック図である。図２は、図１に示した第１実施形態による単純マトリックス型の強誘電体メモリのメモリセルアレイの構成を説明する概略図である。図３は、図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの動作制御回路の構成を説明するためのブロック図である。まず、図１〜図３を参照して、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの構成について説明する。
第１実施形態による単純マトリックス型の強誘電体メモリは、メモリセルアレイ１と、動作制御回路２と、ロウアドレスバッファ３と、ロウデコーダ４と、ライトアンプ５と、リードアンプ６と、入力バッファ７と、出力バッファ８と、カラムアドレスバッファ９と、カラムデコーダ１０と、ワード線ソースドライバ１１と、電圧生成回路１２と、センスアンプ１３と、ラッチ列１４と、ビット線ソースドライバ１５とを備えている。なお、ラッチ列１４は、本発明の「ラッチ手段」の一例である。
メモリセルアレイ１には、図２に示すように、たとえば、１２８本のワード線ＷＬと１２８本のビット線ＢＬとが交差するように配置されているとともに、その各交差位置に単一の強誘電体キャパシタ１６のみからなるメモリセル１７がマトリックス状に配置されている。また、強誘電体キャパシタ１６は、ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬの間に配置された強誘電体膜（図示せず）とを含んでいる。また、ワード線ＷＬには、ロウデコーダ４が接続されている。ロウデコーダ４には、ロウアドレスバッファ３が接続されている。
ここで、第１実施形態では、動作制御回路２は、メモリセル１７に対するデータの内部アクセス動作およびリフレッシュ動作を制御するために設けられている。この動作制御回路２は、図３に示すように、外部アクセス検知回路２０と、アクセス計数回路（カウンタ）２１と、リフレッシュ制御回路２２と、リフレッシュ分割制御回路２３と、内部クロック生成回路２４を有するアクセス制御回路２５とを含んでいる。なお、外部アクセス検知回路２０、アクセス計数回路２１、リフレッシュ制御回路２２、リフレッシュ分割制御回路２３およびアクセス制御回路２５は、それぞれ、本発明の「外部アクセス検知手段」、「外部アクセス計数手段」、「リフレッシュ制御手段」、「リフレッシュ分割制御手段」および「アクセス制御手段」の一例である。
外部アクセス検知回路２０は、外部アクセス動作により外部クロックＥＣＬＫが入力された場合に、外部アクセス検知パルスＣＭＤを、アクセス計数回路（カウンタ）２１と、アクセス制御回路２５とに出力する機能を有する。また、外部アクセス検知回路２０には、内部アクセス動作を行うための内部アドレス信号に対応する外部アドレス信号などを含むコマンドも入力される。アクセス計数回路２１は、電源投入時にリセットされるとともに、外部アクセス検知回路２０から外部アクセス検知パルスＣＭＤが入力される毎に外部アクセス回数を＋１だけカウントアップして、その外部アクセス回数をリフレッシュ制御回路２２に出力する機能を有する。
リフレッシュ制御回路２２は、外部アクセス回数が一定回数（たとえば、１０６回）に達した場合に、メモリセルアレイ１のリフレッシュ動作を要求するために、アクセス制御回路２５にリフレッシュ要求信号を出力する機能を有する。また、リフレッシュ制御回路２２は、アクセス制御回路２５からリフレッシュ信号を受け取った場合に、リフレッシュ動作が行われるリフレッシュアドレス信号をロウアドレスバッファ３に出力する機能を有する。また、リフレッシュ制御回路２２は、データ「Ｈ」（データ「１」）を書き込む第１再書込み動作ＲＦＲＳ１、および、データ「Ｌ」（データ「０」）を書き込む第２再書込み動作ＲＦＲＳ２を行うことを要求するラッチ信号を、ラッチ列１４に出力する機能を有する。さらに、アクセス制御回路２５は、センスアンプ１３を活性化させるためのセンスアンプ活性化信号を、センスアンプ１３に出力する機能を有する。また、リフレッシュ分割制御回路２３は、リフレッシュ動作を読出し動作ＲＦＲＤ、データ「Ｈ」を書き込む第１再書込み動作ＲＦＲＳ１、および、データ「Ｌ」を書き込む第２再書込み動作ＲＦＲＳ２に分割し、そのいずれかの動作をリフレッシュ制御回路２２に要求する分割信号を出力する機能を有する。
アクセス制御回路２５は、外部アクセス検知回路２０から外部アクセス検知パルスＣＭＤが入力された際に、内部アクセス動作のための内部クロックＩＣＬＫ１を内部クロック生成回路２４によって生成する機能を有する。また、内部アクセス動作終了後にリフレッシュ動作を行う場合には、分割されたリフレッシュ動作のための内部クロックＩＣＬＫ２を内部クロック生成回路２４によって生成する機能を有する。また、外部クロックＥＣＬＫの周期（たとえば、５０ｎｓｅｃ）は、内部クロックＩＣＬＫ１の周期（たとえば、３０ｎｓｅｃ）や内部クロックＩＣＬＫ２の周期（たとえば、１０ｎｓｅｃ）よりも長くなるように設定する。また、内部クロックＩＣＬＫ２の周期は、内部クロックＩＣＬＫ１の周期の約１／３程度とする。また、アクセス制御回路２５は、内部アクセス動作のための内部アクセス動作信号を生成して、その内部アクセス動作信号をリードアンプ６やライトアンプ５に出力する機能を有する。また、アクセス制御回路２５は、内部アクセス動作を行う内部アドレス信号のロウアドレス信号をロウアドレスバッファ３に出力し、かつ、内部アドレス信号のカラムアドレス信号をカラムアドレスバッファ９に出力する機能も有する。また、アクセス制御回路２５は、内部アクセス動作状態が終了した際に、リフレッシュ制御回路２２からリフレッシュ要求信号が出力されていると、リフレッシュ制御回路２２にリフレッシュ信号を出力する機能も有する。
また、ロウアドレスバッファ３は、アクセス制御回路２５から送られる内部アドレス信号のロウアドレス信号およびリフレッシュ制御回路２２から送られるリフレッシュアドレス信号に対応した所定のロウアドレス信号をロウデコーダ４に供給するために設けられている。ロウデコーダ４は、内部アクセス動作およびリフレッシュ動作において、ロウアドレスバッファ３から供給される所定のロウアドレス信号に対応するワード線ＷＬを活性化するように構成されている。また、ロウアドレスバッファ３は、切替回路２６を含んでいる。そして、この切替回路２６によって、ロウアドレスバッファ３は、内部アクセス動作を行う内部アドレス信号に対応するロウアドレス信号と、リフレッシュ動作を行うリフレッシュアドレス信号に対応するロウアドレス信号とを切り替えてロウデコーダ４に供給することが可能に構成されている。
ライトアンプ５およびリードアンプ６には、それぞれ、入力バッファ７および出力バッファ８が接続されている。また、カラムアドレスバッファ９には、カラムデコーダ１０が接続されている。また、ロウデコーダ４には、ワード線ソースドライバ１１が接続されている。ワード線ソースドライバ１１には、電圧生成回路１２が接続されるとともに、動作制御回路２も接続されている。また、メモリセルアレイ１のビット線ＢＬには、センスアンプ１３を介してカラムデコーダ１０が接続されている。また、センスアンプ１３には、ライトアンプ５、リードアンプ６およびビット線ソースドライバ１５が接続されるとともに、ビット線ソースドライバ１５には、電圧生成回路１２が接続されている。
図４は、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。図５および図６は、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの内部アクセス動作を説明するための電圧波形図である。図７は、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの分割されたリフレッシュ動作を説明するための電圧波形図である。次に、図１〜図７を参照して、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの動作について説明する。なお、この動作説明では、図４における外部アクセス動作Ａが行われる前の外部アクセス動作において、アクセス計数回路２１によりカウントされた外部アクセス回数が、リフレッシュによりデータのディスターブを抑制可能な所定回数（たとえば、１０６回）に達していて、リフレッシュ制御回路２２からアクセス制御回路２５にリフレッシュ要求信号が出力されているものとする。
まず、図３および図４に示すように、外部アクセス検知回路２０が、外部アクセス動作Ａの外部クロックＥＣＬＫを検知すると、外部アクセス検知回路２０は、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１およびアクセス制御回路２５に供給する。そして、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＣＭＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。
そして、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２５に供給されると、アクセス制御回路２５は、内部クロック生成回路２４により、外部アクセス動作の期間（たとえば、６０ｎｓｅｃ）よりも短い周期（たとえば、３０ｎｓｅｃ）を有する内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２５は、内部アクセス動作Ａを行う。
この内部アクセス動作では、アクセス制御回路２５は、内部アドレス信号のロウアドレス信号をロウアドレスバッファ３に供給し、ロウアドレスバッファ３は、その供給された内部アドレス信号のロウアドレス信号をロウデコーダ４に供給する。また、内部アクセス動作では、アクセス制御回路２５は、内部アクセス信号のカラムアドレス信号をカラムアドレスバッファ９に供給し、カラムアドレスバッファ９は、その供給された内部アドレス信号のカラムアドレス信号をカラムデコーダ１０に供給する。
また、図５および図６に示すように、内部アクセス動作は、読出し動作の場合、分割された読出し動作ＩＡＲＤ、第１再書込み動作ＩＡＲＳ１および第２再書込み動作ＩＡＲＳ２の３サイクルが連続して行われる。具体的には、図５および図６に示すように、まず、ビット線ＢＬに電圧を印加しない状態で、内部アドレス信号のロウアドレス信号に対応する選択ワード線ＷＬに＋Ｖｃｃの電圧を印加することによって、選択ワード線ＷＬに繋がる全てのメモリセル１７に記憶されたデータをビット線ＢＬを介してセンスアンプ１３により一括して読み出す。
そして、次に、選択ワード線ＷＬに繋がるメモリセル１７のうち、読み出されたデータがデータ「Ｈ」のメモリセル１７に対しては、図５に示すように、第１再書込み動作ＩＡＲＳ１において、ビット線ＢＬに電圧が印加されていない状態で、選択ワード線ＷＬに＋Ｖｃｃの電圧を印加することによって、メモリセル１７にデータ「Ｌ」が書き込まれる。その後、第２再書込み動作ＩＡＲＳ２においては、選択ワード線ＷＬに電圧が印加されていない状態で、データ「Ｈ」が読み出されたビット線ＢＬに＋Ｖｃｃの電圧を印加することによって、メモリセル１７にデータ「Ｈ」が書き込まれる。また、読み出されたデータがデータ「Ｈ」のメモリセル１７に対する、第１再書込み動作ＩＡＲＳ１においては、データ「Ｈ」が読み出されたビット線ＢＬに電圧が印加されていない状態で、非選択ワード線ＷＬには、＋１／３Ｖｃｃの電圧が印加される。これにより、第１再書込み動作ＩＡＲＳ１においては、非選択ワード線ＷＬおよびデータ「Ｈ」が読み出されたビット線ＢＬに接続されているメモリセル１７に、−１／３Ｖｃｃの電圧が印加される。そして、第２再書込み動作ＩＡＲＳ２においては、データ「Ｈ」が読み出されたビット線ＢＬに＋Ｖｃｃの電圧が印加されている状態で、非選択ワード線ＷＬに＋２／３Ｖｃｃの電圧が印加される。これにより、第２再書込み動作ＩＡＲＳ２においては、非選択ワード線ＷＬおよびデータ「Ｈ」が読み出されたビット線ＢＬに接続されているメモリセル１７に、＋１／３Ｖｃｃの電圧が印加される。したがって、非選択ワード線ＷＬおよびデータ「Ｈ」が読み出されたビット線ＢＬに接続されているメモリセル１７では、絶対値として１／３Ｖｃｃ以上の電圧が印加されないとともに、第１再書込み動作ＩＡＲＳ１において生じた−１／３Ｖｃｃの電圧と、第２再書込み動作ＩＡＲＳ２において生じた＋１／３Ｖｃｃの電圧とが、互いに相殺するように印加される。
一方、選択ワード線ＷＬに繋がるメモリセル１７のうち、読み出されたデータがデータ「Ｌ」の選択ワード線ＷＬのメモリセル１７に対しては、図６に示すように、上記した読出し動作ＩＡＲＤによってメモリセル１７のデータが読み出されるとともに、メモリセル１７にデータ「Ｌ」が書き込まれている。このため、メモリセル１７に書き込まれたデータ「Ｌ」を破壊する絶対値として１／３Ｖｃｃ以上の電圧が選択ワード線ＷＬに印加されないように、第１再書込み動作ＩＡＲＳ１および第２再書込み動作ＩＡＲＳ２が行われる。具体的には、選択ワード線ＷＬのメモリセル１７に対しては、第１再書込み動作ＩＡＲＳ１において、データ「Ｌ」が読み出されたビット線ＢＬに＋２／３Ｖｃｃが印加されている状態で、選択ワード線ＷＬに＋Ｖｃｃが印加される。そして、第２再書込み動作ＩＡＲＳ２においては、データ「Ｌ」が読み出されたビット線ＢＬに＋１／３Ｖｃｃが印加されている状態で、選択ワード線ＷＬには、電圧が印加されない。また、読み出されたデータがデータ「Ｌ」のメモリセル１７に対する、第１再書込み動作ＩＡＲＳ１においては、データ「Ｌ」が読み出されたビット線ＢＬに＋２／３Ｖｃｃの電圧が印加されている状態で、非選択ワード線ＷＬに＋１／３Ｖｃｃの電圧が印加される。これにより、第１再書込み動作ＩＡＲＳ１において、非選択ワード線ＷＬおよびデータ「Ｌ」が読み出されたビット線ＢＬに接続されているメモリセル１７には、＋１／３Ｖｃｃの電圧しか生じない。そして、第２再書込み動作ＩＡＲＳ２においては、データ「Ｌ」が読み出されたビット線ＢＬに＋１／３Ｖｃｃの電圧が印加されている状態で、非選択ワード線ＷＬに＋２／３Ｖｃｃの電圧が印加される。これにより、第２再書込み動作ＩＡＲＳ２においては、非選択ワード線ＷＬおよびデータ「Ｌ」が読み出されたビット線ＢＬに接続されているメモリセル１７に−１／３Ｖｃｃの電圧が印加される。したがって、非選択ワード線ＷＬおよびデータ「Ｌ」が読み出されたビット線ＢＬに接続されているメモリセル１７では、絶対値として１／３Ｖｃｃ以上の電圧が印加されないとともに、第１再書込み動作ＩＡＲＳ１において生じた＋１／３Ｖｃｃの電圧と、第２再書込み動作ＩＡＲＳ２において生じた−１／３Ｖｃｃの電圧とが、互いに相殺するように印加される。
次に、内部アクセス動作Ａが終了すると、リフレッシュ制御回路２２からアクセス制御回路２５にリフレッシュ要求信号が供給されているので、アクセス制御回路２５は、内部アクセス動作Ａの終了後にリフレッシュ動作を行うための内部クロックＩＣＬＫ２を生成するとともに、リフレッシュ制御回路２２にリフレッシュ信号を出力する。この結果、リフレッシュ動作状態になる。なお、このリフレッシュ動作は、リフレッシュ要求信号が出力されてから１２８回目のリフレッシュ動作であるとする。すなわち、ワード線ＷＬ１〜ワード線ＷＬ１２７までのリフレッシュ動作は既に終了しており、最後のワード線ＷＬ１２８がリフレッシュされるものとする。
ここで、第１実施形態では、３つのサイクル（読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１、第２再書込み動作ＲＦＲＳ２）からなるリフレッシュ動作を各サイクル毎に分割して行う。具体的には、内部アクセス動作Ａが終了した時点では、リフレッシュ信号が供給されたリフレッシュ制御回路２２には、リフレッシュ動作の３つの読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２のうち、１つ目のサイクルである読出し動作ＲＦＲＤのみを要求する分割信号がリフレッシュ分割制御回路２３から出力されている。したがって、リフレッシュ制御回路２２は、リフレッシュ動作の読出し動作ＲＦＲＤを行うために、ワード線ＷＬ１２８に対応するリフレッシュアドレス信号をロウアドレスバッファ３に出力する。図７に示すように、リフレッシュ動作の読出し動作ＲＦＲＤは、ビット線ＢＬに電圧が印加されていない状態で、ワード線ＷＬ１２８に＋Ｖｃｃの電圧が印加される。これにより、ワード線ＷＬ１２８に繋がるメモリセル１７のデータがラッチ列１４へと出力されるので、ラッチ列１４がその出力されたデータを保持する。そして、読出し動作ＲＦＲＤが終了すると、アクセス制御回路２５は、次の外部アクセス動作Ｂが開始されるまで待機状態となる。つまり、外部アクセス動作Ａでは、内部アクセス動作Ａに引き続いて、リフレッシュ動作の３つのサイクルのうち１つ目のサイクルである読出し動作ＲＦＲＤのみが行われる。
次に、外部アクセス検知回路２０が、外部アクセス動作Ｂ（図３参照）の外部クロックＥＣＬＫを検知すると、外部アクセス検知回路２０は、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１およびアクセス制御回路２５に供給する。そして、外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＣＭＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。
そして、外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２５に供給されると、アクセス制御回路２５は、内部クロック生成回路２４により、内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２５は、内部アクセス動作Ｂを行う。
次に、内部アクセス動作Ｂが終了すると、リフレッシュ制御回路２２からアクセス制御回路２５にリフレッシュ要求信号が供給されているので、アクセス制御回路２５は、内部アクセス動作Ｂの終了後にリフレッシュ動作を行うための内部クロックＩＣＬＫ２を生成するとともに、リフレッシュ制御回路２２にリフレッシュ信号を出力する。この結果、リフレッシュ動作状態になる。
ここで、第１実施形態では、内部アクセス動作Ｂが終了した時点では、リフレッシュ信号が供給されたリフレッシュ制御回路２２には、リフレッシュ動作の３つの読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１、第２再書込み動作ＲＦＲＳ２のうち、２つ目のサイクルである第１再書込み動作ＲＦＲＳ１のみを要求する分割信号がリフレッシュ分割制御回路２３から出力されている。したがって、リフレッシュ制御回路２２は、リフレッシュ動作の第１再書込み動作ＲＦＲＳ１を行うために、ワード線ＷＬ１２８に対応するリフレッシュアドレス信号をロウアドレスバッファ３に出力する。図７に示すように、リフレッシュ動作の第１再書込み動作ＲＦＲＳ１は、データ「Ｈ」が読み出されたビット線ＢＬに電圧を印加しないとともに、データ「Ｌ」が読み出されたビット線ＢＬには、＋２／３Ｖｃｃの電圧を印加した状態で、ワード線ＷＬ１２８に＋Ｖｃｃの電圧が印加される。これにより、読出し動作ＲＦＲＤによって読み出されてラッチ列１４に保持されているデータのうち、データ「Ｈ」に対応するデータが再書き込みされる。そして、第１再書込み動作ＲＦＲＳ１が終了すると、アクセス制御回路２５は、次の外部アクセス動作Ｃが開始されるまで待機状態となる。つまり、外部アクセス動作Ｂでは、内部アクセス動作Ｂに引き続いて、リフレッシュ動作の３つのサイクルのうち２つ目のサイクルである第１再書込み動作ＲＦＲＳ１のみが行われる。
次に、外部アクセス検知回路２０が、外部アクセス動作Ｃ（図３参照）の外部クロックＥＣＬＫを検知すると、外部アクセス検知回路２０は、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１およびアクセス制御回路２５に供給する。そして、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＣＭＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。
そして、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２５に供給されると、アクセス制御回路２５は、内部クロック生成回路２４により、内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２５は、内部アクセス動作Ｃを行う。
次に、内部アクセス動作Ｃが終了すると、リフレッシュ制御回路２２からアクセス制御回路２５にリフレッシュ要求信号が供給されているので、アクセス制御回路２５は、内部アクセス動作Ｃの終了後にリフレッシュ動作を行うための内部クロックＩＣＬＫ２を生成するとともに、リフレッシュ制御回路２２にリフレッシュ信号を出力する。この結果、リフレッシュ動作状態になる。
ここで、第１実施形態では、内部アクセス動作Ｃが終了した時点では、リフレッシュ信号が供給されたリフレッシュ制御回路２２には、リフレッシュ動作の３つの読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１、第２再書込み動作ＲＦＲＳ２のうち、３つ目のサイクルである第２再書込み動作ＲＦＲＳ２のみを要求する分割信号がリフレッシュ分割制御回路２３から出力されている。したがって、リフレッシュ制御回路２２は、リフレッシュ動作の第２再書込み動作ＲＦＲＳ２を行うために、ワード線ＷＬ１２８に対応するリフレッシュアドレス信号をロウアドレスバッファ３に出力する。図７に示すように、リフレッシュ動作の第２再書込み動作ＲＦＲＳ２は、ワード線ＷＬ１２８に電圧が印加されていない状態で、データ「Ｈ」が読み出されたビット線ＢＬに＋Ｖｃｃの電圧を印加するとともに、データ「Ｌ」が読み出されたビット線ＢＬには、＋１／３Ｖｃｃの電圧が印加される。これにより、読出し動作ＲＦＲＤによって読み出されてラッチ列１４に保持されているデータのうち、データ「Ｌ」に対応するデータが再書き込みされる。つまり、外部アクセス動作Ｃでは、内部アクセス動作Ｃに引き続いて、リフレッシュ動作の３つのサイクルのうち３つ目のサイクルである第２再書込み動作ＲＦＲＳ２のみが行われる。そして、第２再書込み動作ＲＦＲＳ２が終了すると、ワード線ＷＬ１〜ワード線ＷＬ１２８の全てにリフレッシュ動作が行われたので、リフレッシュ制御回路２２は、リフレッシュ要求信号をＬレベルに立ち下げる。その後、アクセス制御回路２５は、次の外部アクセス動作Ｄが開始されるまで待機状態となる。
次に、外部アクセス検知回路２０が、外部アクセス動作Ｄ（図３参照）の外部クロックＥＣＬＫを検知すると、外部アクセス検知回路２０は、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１およびアクセス制御回路２５に供給する。そして、外部アクセス動作Ｄが検知された際に、外部アクセス検知パルスＣＭＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。
そして、外部アクセス動作Ｄが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２５に供給されると、アクセス制御回路２５は、内部クロック生成回路２４により、内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２５は、内部アクセス動作Ｄを行う。次に、内部アクセス動作Ｄが終了すると、リフレッシュ制御回路２２からアクセス制御回路２５にリフレッシュ要求信号が供給されていないので、アクセス制御回路２５は、リフレッシュ動作を行うことなく、次の外部アクセス動作が開始されるまで待機状態となる。
この後は、リフレッシュ動作が行われることなく、内部アクセス動作のみが繰り返し行われる。そして、外部アクセス動作が、前回のリフレッシュ要求信号に応じてリフレッシュ動作が開始されてからカウントして所定回数（たとえば、１０６回）行われた際に、アクセス計数回路２１により供給される外部アクセス回数に基づいて、リフレッシュ制御回路２２がアクセス制御回路２５にリフレッシュ要求信号を供給する。そして、再び同様の動作によって３つのサイクル毎に分割されたリフレッシュ動作が、全てのワード線ＷＬ１〜ワード線ＷＬ１２８について行われる。
第１実施形態では、上記のように、リフレッシュ動作を読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２に分割するリフレッシュ分割を設けるとともに、読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２を、それぞれ、異なる外部アクセス動作に対応する異なる内部アクセス動作の後に行うように構成することによって、リフレッシュ動作の読出し動作と書込み動作とを連続して行う場合に比べて、１回の外部アクセス動作の期間に行われるリフレッシュ動作の期間を短くすることができるので、その分外部アクセス動作の期間（外部クロックＥＣＬＫの周期）を短くすることができる。この結果、データの転送速度を向上させることができる。
また、上記第１実施形態では、ラッチ列１４を設けることによって、リフレッシュ動作の読出し動作ＲＦＲＤによって読み出されたデータを消失させることなくラッチ列１４によって保持することができるので、リフレッシュ動作を読出し動作ＲＦＲＤと第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２とに分割したとしても、後のリフレッシュ動作の第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２の際に、ラッチ列１４に保持されたデータを復元して再書込みすることができる。また、アクセス計数回路２１を設けることによって、外部アクセス動作が、ディスターブが発生する回数よりも少ない一定の回数行われた場合に、リフレッシュ動作を行うことができるので、一定回数の外部アクセス動作によりデータが劣化する第１実施形態のような単純マトリックス型の強誘電体メモリなどに適したリフレッシュ動作を行うことができる。また、非選択ワード線ＷＬに接続されているメモリセル１７では、第１再書込み動作ＩＡＲＳ１において生じた電圧と、第２再書込み動作ＩＡＲＳ２において生じた電圧とが、互いに相殺するので、内部アクセス動作によって非選択ワード線ＷＬに接続されているメモリセル１７のデータの劣化を抑制できる。
（第２実施形態）
図８は、本発明の第２実施形態による単純マトリックス型の強誘電体メモリの動作制御回路の構成を説明するためのブロック図である。図８を参照して、この第２実施形態では、上記第１実施形態とは異なり、非同期で外部アクセス動作が行われる単純マトリックス型の強誘電体メモリに本発明を適用した場合の構成について説明する。
この第２実施形態による強誘電体メモリでは、図８に示すように、動作制御回路２ａは、外部アクセス検知回路２０ａと、アクセス計数回路（カウンタ）２１ａと、リフレッシュ制御回路２２と、リフレッシュ分割制御回路２３と、内部クロック生成回路２４を有するアクセス制御回路２５ａと、リフレッシュ判定回路２７とを含んでいる。なお、外部アクセス検知回路２０ａ、アクセス計数回路２１ａ、アクセス制御回路２５ａおよびリフレッシュ判定回路２７は、それぞれ、本発明の「外部アクセス検知手段」、「外部アクセス計数手段」、「アクセス制御手段」および「リフレッシュ判定手段」の一例である。また、外部アクセス動作が行われる際に、外部アクセス検知回路２０ａには、外部アドレス信号が供給されると、外部アクセス検知パルスＡＴＤを、アクセス計数回路２１ａと、アクセス制御回路２５ａと、リフレッシュ判定回路２７とに出力する機能を有する。また、アクセス計数回路２１ａは、電源投入時にリセットされるとともに、外部アクセス検知回路２０ａから外部アクセス検知パルスＡＴＤが入力される毎に外部アクセス回数を＋１だけカウントアップして、その外部アクセス回数をリフレッシュ制御回路２２に出力する機能を有する。アクセス制御回路２５ａは、外部アクセス検知回路２０ａから外部アクセス検知パルスＡＴＤが入力された際に、内部クロックＩＣＬＫ１を内部クロック生成回路２４によって生成する機能を有する。また、アクセス制御回路２５ａは、リフレッシュ信号およびリフレッシュ判定回路２７からのＲｅｆＥを受けて、内部アクセス動作終了後にリフレッシュ動作を行う場合には、リフレッシュ動作のための内部クロックＩＣＬＫ２を内部クロック生成回路２４によって生成する機能を有する。なお、上記以外の機能については、アクセス制御回路２５ａは、第１実施形態のアクセス制御回路２５と同様の機能を有する。
また、リフレッシュ判定回路２７は、外部アクセス動作が検知された際に、外部アクセス検知回路２０から外部アクセス検知パルスＡＴＤが供給されると、アクセス制御回路２５の動作状態に基づいて、ＨレベルまたはＬレベルのリフレッシュ判定信号ＲｅｆＥを出力するように構成されている。なお、リフレッシュ制御回路２２およびリフレッシュ分割制御回路２３は、第１実施形態と同様の構成を有する。また、外部アドレスの最短のサイクルの期間（たとえば、７０ｎｓｅｃ）は、内部クロックＩＣＬＫ１の周期（たとえば、６０ｎｓｅｃ）および内部クロックＩＣＬＫ２の周期（たとえば、２０ｎｓｅｃ）よりも長くなるように設定される。
なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。
図９は、本発明の第２実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。次に、図１、図８および図９を参照して、本発明の第２実施形態による単純マトリックス型の強誘電体メモリの動作について説明する。なお、この動作説明では、図９における外部アクセス動作Ａが行われる前の外部アクセス動作において、アクセス計数回路２１ａによりカウントされた外部アクセス回数が、リフレッシュ動作によりデータのディスターブを抑制可能な所定回数（たとえば、１０６回）に達して、リフレッシュ制御回路２２からアクセス制御回路２５ａにリフレッシュ要求信号が出力されているものとする。
まず、図８および図９に示すように、外部アクセス検知回路２０ａが、外部アクセス動作Ａの外部アドレス信号を検知すると、外部アクセス検知回路２０ａは、外部アクセス検知パルスＡＴＤを生成するとともに、その外部アクセス検知パルスＡＴＤをアクセス計数回路２１ａ、アクセス制御回路２５ａおよびリフレッシュ判定回路２７に供給する。そして、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＡＴＤがアクセス計数回路２１ａに供給されると、アクセス計数回路２１ａは、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。また、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＡＴＤがリフレッシュ判定回路２７に供給されると、リフレッシュ判定回路２７は、アクセス制御回路２５ａが内部アクセス動作状態またはリフレッシュ動作状態であるかを判定する。
ここで、外部アクセス検知パルスＡＴＤが供給された際に、アクセス制御回路２５ａが、内部アクセス動作状態およびリフレッシュ動作状態のどちらでもない場合には、外部アクセス動作の間にリフレッシュ動作を行うことを許可するために、リフレッシュ判定回路２７は、リフレッシュ判定信号ＲｅｆＥをＨレベルに設定する。一方、外部アクセス検知回路２０ａから外部アクセス検知パルスＡＴＤが供給された際に、アクセス制御回路２５ａが、内部アクセス動作状態またはリフレッシュ動作状態のいずれかである場合には、外部アクセス動作の間にリフレッシュ動作を行うと、次の外部アクセス動作に対応する内部アクセス動作が、外部アクセス動作に対して大幅に遅延する可能性が高い。したがって、外部アクセス動作の間にリフレッシュ動作を行わないように、リフレッシュ判定回路２７は、リフレッシュ判定信号ＲｅｆＥをＬレベルに設定する。
ここで、外部アクセス動作Ａが検知された時点では、内部アクセス動作状態およびリフレッシュ動作状態のどちらも行っていないので、リフレッシュ判定回路２７は、リフレッシュ判定信号ＲｅｆＥをＨレベルに立ち上げる。そして、このリフレッシュ判定信号ＲｅｆＥは、次の外部アクセス動作が外部アクセス検知回路２０ａにより検知されるまで、Ｈレベルに保持される。
そして、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＡＴＤがアクセス制御回路２５ａに供給されると、アクセス制御回路２５ａは、内部アクセス動作状態およびリフレッシュ動作状態のどちらでもないので、内部クロック生成回路２４により、外部アクセス動作の最短期間（たとえば、７０ｎｓｅｃ）よりも短い周期（たとえば、６０ｎｓｅｃ）を有する内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２５ａは、第１実施形態と同様の内部アクセス動作Ａを行う。
次に、内部クロックＩＣＬＫ１が１周期分終了して、内部アクセス動作Ａが終了した時点では、リフレッシュ判定信号ＲｅｆＥがＨレベルに保持されている。また、リフレッシュ制御回路２２からアクセス制御回路２５ａには、リフレッシュ要求信号が供給されている。これにより、アクセス制御回路２５ａは、内部クロック生成回路２４によって、リフレッシュ動作のための内部クロックＩＣＬＫ２を１周期分生成するとともに、リフレッシュ信号をリフレッシュ制御回路２２に供給する。この結果、リフレッシュ動作状態になる。そして、リフレッシュ制御回路２２には、リフレッシュ分割制御回路２３から３つに分割されたリフレッシュ動作のうち１つ目のサイクルである読出し動作ＲＦＲＤのみを要求する分割信号が出力されているので、リフレッシュ制御回路２２は、読出し動作ＲＦＲＤを行って、ラッチ列１４にワード線ＷＬ（たとえば、ワード線ＷＬ１）のデータが保持される。なお、読出し動作ＲＦＲＤは、上記した第１実施形態と同様に行われる。また、アクセス制御回路２５ａは、リフレッシュ動作の読出し動作ＲＦＲＤが終了した後は、次の外部アクセス動作Ｂが開始されるまで待機状態となる。
次に、外部アクセス動作Ｂ（図９参照）が開始されると、外部アドレス信号が外部アクセス検知回路２０ａに検知される。これにより、外部アクセス検知回路２０ａは、外部アクセス検知パルスＡＴＤを生成するとともに、その外部アクセス検知パルスＡＴＤをアクセス計数回路２１ａ、リフレッシュ判定回路２７およびアクセス制御回路２５ａに供給する。そして、外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＡＴＤがアクセス計数回路２１ａに供給されると、アクセス計数回路２１ａは外部アクセス回数を＋１だけカウントアップして、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。また、外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＡＴＤがリフレッシュ判定回路２７に供給されると、リフレッシュ判定回路２７は、アクセス制御回路２５ａが内部アクセス動作状態またはリフレッシュ動作状態であるかを判定する。外部アクセス動作Ｂが検知された時点では、内部アクセス動作およびリフレッシュ動作のどちらも行っていないので、リフレッシュ判定回路２７は、リフレッシュ判定信号ＲｅｆＥをＨレベルに立ち上げた状態のまま保持する。
そして、外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＡＴＤがリフレッシュ判定回路２７に供給されると、アクセス制御回路２５ａは、内部アクセス動作状態およびリフレッシュ動作状態のどちらでもないので、アクセス制御回路２５ａは、内部クロック生成回路２４によって、内部アクセス動作のための内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期の間に、アクセス制御回路２５ａは、内部アクセス動作Ｂを行う。そして、内部アクセス動作Ｂが終了すると、アクセス制御回路２５ａは、リフレッシュ判定信号ＲｅｆＥがＨレベルなので、リフレッシュ動作のための内部クロックＩＣＬＫ２を１周期分生成するとともに、リフレッシュ制御回路２２にリフレッシュ信号を供給する。ここで、リフレッシュ制御回路２２には、リフレッシュ分割制御回路２３から３つに分割されたリフレッシュ動作のうち２つ目のサイクルである第１再書込み動作ＲＦＲＳ１のみを要求する分割信号が出力されているので、リフレッシュ制御回路２２は、第１再書込み動作ＲＦＲＳ１を行う。なお、第１再書込み動作ＲＦＲＳ１は、第１実施形態と同様に行われる。また、アクセス制御回路２５ａは、リフレッシュ動作の第１再書込み動作ＲＦＲＳ１が終了した後は、次の外部アクセス動作Ｃが開始されるまで待機状態となる。
次に、外部アクセス動作Ｃ（図９参照）が開始されると、外部アドレス信号が外部アクセス検知回路２０ａに検知される。これにより、外部アクセス検知回路２０ａは、外部アクセス検知パルスＡＴＤを生成するとともに、その外部アクセス検知パルスＡＴＤをアクセス計数回路２１ａ、リフレッシュ判定回路２７およびアクセス制御回路２５ａに供給する。そして、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＡＴＤがアクセス計数回路２１ａに供給されると、アクセス計数回路２１ａは外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。また、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＡＴＤがリフレッシュ判定回路２７に供給されると、リフレッシュ判定回路２７は、アクセス制御回路２５ａが内部アクセス動作状態またはリフレッシュ動作状態であるかを判定する。外部アクセス動作Ｃが検知された時点では、内部アクセス動作およびリフレッシュ動作のどちらも行っていないので、リフレッシュ判定回路２７は、リフレッシュ判定信号ＲｅｆＥをＨレベルに立ち上げた状態を保持する。
そして、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＡＴＤがリフレッシュ判定回路２７に供給されると、リフレッシュ判定回路２７は、アクセス制御回路２５ａが内部アクセス動作状態およびリフレッシュ動作状態のどちらでもないので、アクセス制御回路２５ａは、内部クロック生成回路２４によって、内部アクセス動作のための内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期の間に、アクセス制御回路２５ａは、内部アクセス動作Ｃを行う。そして、内部アクセス動作Ｃが終了すると、アクセス制御回路２５ａは、リフレッシュ判定信号ＲｅｆＥがＨレベルなので、リフレッシュ動作のための内部クロックＩＣＬＫ２を１周期分生成するとともに、リフレッシュ制御回路２２にリフレッシュ信号を供給する。ここで、リフレッシュ制御回路２２には、リフレッシュ分割制御回路２３から３つに分割されたリフレッシュ動作のうち３つ目のサイクルである第２再書込み動作ＲＦＲＳ２のみを要求する分割信号が出力されているので、リフレッシュ制御回路２２は、第２再書込み動作ＲＦＲＳ２を行う。なお、第２再書込み動作ＲＦＲＳ２は、第１実施形態と同様に行われる。
次に、外部アクセス動作Ｄ（図９参照）が開始されると、外部アドレス信号が外部アクセス検知回路２０ａに検知される。これにより、外部アクセス検知回路２０ａは、外部アクセス検知パルスＡＴＤを生成するとともに、その外部アクセス検知パルスＡＴＤをアクセス計数回路２１ａ、リフレッシュ判定回路２７およびアクセス制御回路２５ａに供給する。そして、外部アクセス検知パルスＡＴＤがアクセス計数回路２１ａに供給されると、アクセス計数回路２１ａは、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。また、外部アクセス動作Ｄが検知された際に、外部アクセス検知パルスＡＴＤがリフレッシュ判定回路２７に供給されると、リフレッシュ判定回路２７は、アクセス制御回路２５ａが内部アクセス状態またはリフレッシュ動作状態であるかを判定する。外部アクセス動作Ｄが検知された時点では、アクセス制御回路２５ａがリフレッシュ動作の第２再書込み動作ＲＦＲＳ２を行っているので、リフレッシュ判定回路２７は、リフレッシュ判定信号ＲｅｆＥをＬレベルに立ち下げる。
そして、外部アクセス動作Ｄが検知された際に、外部アクセス検知パルスＡＴＤがアクセス制御回路２５ａに供給されても、１つ前の外部アクセス動作Ｃの期間に開始されたリフレッシュ動作の第２再書込み動作ＲＦＲＳ２がまだ終了していない。これにより、アクセス制御回路２５ａは、内部クロックＩＣＬＫ１を生成しないので、内部アクセス動作Ｄも行わない。外部アクセス動作Ｃの期間に開始された第２再書込み動作ＲＦＲＳ２が終了すると、アクセス制御回路２５ａは、内部クロックＩＣＬＫ１を１周期分生成して内部アクセス動作Ｄを開始する。そして、内部クロックＩＣＬＫ１の１周期分の間、アクセス制御回路２５ａは、内部アクセス動作Ｄを行う。ここで、この第２実施形態では、内部クロックＩＣＬＫ１が１周期分終了して、内部アクセス動作Ｄが終了した場合にも、リフレッシュ判定信号ＲｅｆＥがＬレベルであるので、アクセス制御回路２５ａは、リフレッシュ動作を行うことなく、次の外部アクセス動作Ｅまで待機状態になる。
以下、図２に示した１２８本のワード線ＷＬ１〜ワード線ＷＬ１２８の全てがリフレッシュされるまで、上記と同様の動作によってリフレッシュ動作の読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２が繰り返される。そして、全てのワード線ＷＬ１〜ワード線ＷＬ１２８がリフレッシュされることによって、リフレッシュ動作が終了する。そして、その後は、内部アクセス動作のみが繰り返し行われる。そして、前回のリフレッシュ要求信号に応じてリフレッシュ動作が開始されてからカウントして所定回数（たとえば、１０６回）行われた際に、アクセス計数回路２１ａにより供給される外部アクセス回数に基づいて、リフレッシュ制御回路２２がアクセス制御回路２５ａにリフレッシュ要求信号を供給する。そして、再び同様の動作によってリフレッシュ動作が、全てのワード線ＷＬ１〜ワード線ＷＬ１２８について行われる。
第２実施形態では、上記のように、外部アクセス検知回路２０ａにより外部アクセス動作が検知されたことと、アクセス制御回路２５ａの動作状態とに基づいて、リフレッシュ動作を行うかどうかを判定するリフレッシュ判定回路２７を設けることにより、外部アクセス動作が周期的に行われていない場合でも、外部アクセス動作が行われた際に、リフレッシュ判定回路２７により、アクセス制御回路２５ａの動作状態に基づいて、リフレッシュ動作を行うかどうかの判定を行うことができる。これにより、外部アクセス動作が周期的に行われるメモリのみならず、第２実施形態のような外部アクセス動作が非周期的に行われるメモリにおいても、アクセス制御回路２５ａにより、リフレッシュ判定回路２７の判定に基づいて、内部アクセス動作と競合することなく、分割されたリフレッシュ動作を行うことができる。
なお、第２実施形態のその他の効果は上記第１実施形態と同様である。
（第３実施形態）
図１０は、本発明の第３実施形態による単純マトリックス型の強誘電体メモリの動作制御回路の構成を説明するためのブロック図である。図１０を参照して、この第３実施形態では、上記第２実施形態とは異なり、外部クロックに同期して外部アクセス動作が行われる単純マトリックス型の強誘電体メモリの場合の構成について説明する。また、この第３実施形態では、上記第１実施形態と異なり、内部アクセス動作の期間（たとえば、６０ｎｓｅｃ）と、リフレッシュ動作の読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２の期間（たとえば、２０ｎｓｅｃ）との和が外部クロックの期間（たとえば、６５ｎｓｅｃ）よりも長くなるように設定される場合について説明する。
この第３実施形態による強誘電体メモリでは、図１０に示すように、動作制御回路２ｂは、外部アクセス検知回路２０ｂと、アクセス計数回路（カウンタ）２１と、リフレッシュ制御回路２２と、リフレッシュ分割制御回路２３と、内部クロック生成回路２４を有するアクセス制御回路２５ｂと、リフレッシュ判定回路２７ａとを含んでいる。なお、外部アクセス検知回路２０ｂ、アクセス制御回路２５ｂおよびリフレッシュ判定回路２７ａは、それぞれ、本発明の「外部アクセス検知手段」、「アクセス制御手段」および「リフレッシュ判定手段」の一例である。また、外部アクセス動作が行われる際に、外部クロックＥＣＬＫが供給されると、外部アクセス検知回路２０ｂは、外部アクセス検知パルスＣＭＤを、アクセス計数回路２１と、アクセス制御回路２５ｂと、リフレッシュ判定回路２７ａとに出力する機能を有する。また、アクセス制御回路２５ｂは、リフレッシュ制御回路２２からのリフレッシュ要求信号およびリフレッシュ判定回路２７ａからのリフレッシュ判定信号ＲｅｆＥを受けて、内部アクセス動作終了後にリフレッシュ動作を行う場合には、リフレッシュ動作のための内部クロックＩＣＬＫ２を内部クロック生成回路２４によって生成する機能を有する。なお、上記以外の機能については、アクセス制御回路２５ｂは、第１実施形態のアクセス制御回路２５と同様の機能を有する。
また、リフレッシュ判定回路２７ａは、外部アクセス動作が検知された際に、外部アクセス検知回路２０ｂから外部アクセス検知パルスＣＭＤが供給されると、アクセス制御回路２５ｂの動作状態に基づいて、ＨレベルまたはＬレベルのリフレッシュ判定信号ＲｅｆＥを出力するように構成されている。なお、アクセス計数回路（カウンタ）２１、リフレッシュ制御回路２２およびリフレッシュ分割制御回路２３は、第１実施形態と同様の構成を有する。また、外部クロックＥＣＬＫの周期（たとえば、６５ｎｓｅｃ）は、内部クロックＩＣＬＫ１の周期（たとえば、６０ｎｓｅｃ）および内部クロックＩＣＬＫ２の周期（たとえば、２０ｎｓｅｃ）よりも長くなるように設定される。
なお、第３実施形態のその他の構成は、上記第１実施形態と同様である。
図１１は、本発明の第３実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。次に、図１、図１０および図１１を参照して、本発明の第３実施形態による単純マトリックス型の強誘電体メモリの動作について説明する。なお、この動作説明では、図１１における外部アクセス動作Ａが行われる前の外部アクセス動作において、アクセス計数回路２１によりカウントされた外部アクセス回数が、リフレッシュ動作によりデータのディスターブを抑制可能な所定回数（たとえば、１０６回）に達して、リフレッシュ制御回路２２からアクセス制御回路２５ｂにリフレッシュ要求信号が出力されているものとする。
まず、図１０および図１１に示すように、外部アクセス検知回路２０ｂが、外部アクセス動作Ａの外部クロックＥＣＬＫを検知すると、外部アクセス検知回路２０ｂは、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１、アクセス制御回路２５ｂおよびリフレッシュ判定回路２７ａに供給する。そして、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＣＭＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。また、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＣＭＤがリフレッシュ判定回路２７ａに供給されると、リフレッシュ判定回路２７ａは、アクセス制御回路２５ｂが内部アクセス動作状態またはリフレッシュ動作状態であるかを判定する。
ここで、外部アクセス動作Ａが検知された時点では、内部アクセス動作状態およびリフレッシュ動作状態のどちらも行っていないので、リフレッシュ判定回路２７ａは、リフレッシュ判定信号ＲｅｆＥをＨレベルに立ち上げる。そして、このリフレッシュ判定信号ＲｅｆＥは、次の外部アクセス動作が外部アクセス検知回路２０ｂにより検知されるまで、Ｈレベルに保持される。
そして、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２５ｂに供給されると、アクセス制御回路２５ｂは、内部アクセス動作状態およびリフレッシュ動作状態のどちらでもないので、内部クロック生成回路２４により、外部アクセス動作の周期（たとえば、６５ｎｓｅｃ）よりも短い周期（たとえば、６０ｎｓｅｃ）を有する内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２５ｂは、第１実施形態と同様の内部アクセス動作Ａを行う。
次に、内部クロックＩＣＬＫ１が１周期分終了して、内部アクセス動作Ａが終了した時点では、リフレッシュ判定信号ＲｅｆＥがＨレベルに保持されている。また、リフレッシュ制御回路２２からアクセス制御回路２５ｂには、リフレッシュ要求信号が供給されている。これにより、アクセス制御回路２５ｂは、内部クロック生成回路２４によって、リフレッシュ動作のための内部クロックＩＣＬＫ２を１周期分生成するとともに、リフレッシュ信号をリフレッシュ制御回路２２に供給する。この結果、リフレッシュ動作状態になる。そして、リフレッシュ制御回路２２には、リフレッシュ分割制御回路２３から３つに分割されたリフレッシュ動作のうち１つ目のサイクルである読出し動作ＲＦＲＤのみを要求する分割信号が出力されているので、リフレッシュ制御回路２２は、読出し動作ＲＦＲＤを行って、ラッチ列１４にはワード線ＷＬ（たとえば、ワード線ＷＬ１）のデータが保持される。なお、読出し動作ＲＦＲＤは、第１実施形態と同様に行われる。
次に、外部アクセス動作Ｂ（図１１参照）が開始されると、外部クロックＥＣＬＫが外部アクセス検知回路２０ｂに検知される。これにより、外部アクセス検知回路２０ｂは、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１、アクセス制御回路２５ｂおよびリフレッシュ判定回路２７ａに供給する。そして、外部アクセス検知パルスＣＭＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。また、外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＣＭＤがリフレッシュ判定回路２７ａに供給されると、リフレッシュ判定回路２７ａは、アクセス制御回路２５ｂが内部アクセス状態またはリフレッシュ動作状態であるかを判定する。外部アクセス動作Ｂが検知された時点では、アクセス制御回路２５ｂがリフレッシュ動作の読出し動作ＲＦＲＤを行っているので、リフレッシュ判定回路２７ａは、リフレッシュ判定信号ＲｅｆＥをＬレベルに立ち下げる。
そして、外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２５ｂに供給されても、１つ前の外部アクセス動作Ａの期間に開始されたリフレッシュ動作の読出し動作ＲＦＲＤがまだ終了していない。これにより、アクセス制御回路２５ｂは、内部クロックＩＣＬＫ１を生成しないので、内部アクセス動作Ｂも行わない。外部アクセス動作Ａの期間に開始された読出し動作ＲＦＲＤが終了すると、アクセス制御回路２５ｂは、内部クロックＩＣＬＫ１を１周期分生成して内部アクセス動作Ｂを開始する。そして、内部クロックＩＣＬＫ１の１周期分の間、アクセス制御回路２５ｂは、内部アクセス動作Ｂを行う。
次に、外部アクセス動作Ｃ（図１１参照）が開始されると、外部クロックＥＣＬＫが外部アクセス検知回路２０ｂに検知される。これにより、外部アクセス検知回路２０ｂは、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１、アクセス制御回路２５ｂおよびリフレッシュ判定回路２７ａに供給する。そして、外部アクセス検知パルスＣＭＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。また、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＣＭＤがリフレッシュ判定回路２７ａに供給されると、リフレッシュ判定回路２７ａは、アクセス制御回路２５ｂが内部アクセス状態またはリフレッシュ動作状態であるかを判定する。外部アクセス動作Ｃが検知された時点では、アクセス制御回路２５ｂが内部アクセス動作Ｂを行っているので、リフレッシュ判定回路２７ａは、リフレッシュ判定信号ＲｅｆＥをＬレベルで保持する。
そして、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２５ｂに供給されても、内部アクセス動作Ｂがまだ終了していない。これにより、アクセス制御回路２５ｂは、内部クロックＩＣＬＫ１を生成しないので、内部アクセス動作Ｃも行わない。内部アクセス動作Ｂが終了すると、リフレッシュ判定信号ＲｅｆＥがＬレベルなのでリフレッシュ動作は行わずに、アクセス制御回路２５ｂは、内部クロックＩＣＬＫ１を１周期分生成して内部アクセス動作Ｃを開始する。そして、内部クロックＩＣＬＫ１の１周期分の間、アクセス制御回路２５ｂは、内部アクセス動作Ｃを行う。
次に、外部アクセス動作Ｄ（図１１参照）が開始されると、外部クロックＥＣＬＫが外部アクセス検知回路２０ｂに検知される。これにより、外部アクセス検知回路２０ｂは、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１、アクセス制御回路２５ｂおよびリフレッシュ判定回路２７ａに供給する。そして、外部アクセス検知パルスＣＭＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。また、外部アクセス動作Ｄが検知された際に、外部アクセス検知パルスＣＭＤがリフレッシュ判定回路２７ａに供給されると、リフレッシュ判定回路２７ａは、アクセス制御回路２５ｂが内部アクセス状態またはリフレッシュ動作状態であるかを判定する。外部アクセス動作Ｄが検知された時点では、アクセス制御回路２５ｂが内部アクセス動作Ｃを行っているので、リフレッシュ判定回路２７ａは、リフレッシュ判定信号ＲｅｆＥをＬレベルで保持する。
そして、外部アクセス動作Ｄが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２５ｂに供給されても、内部アクセス動作Ｃがまだ終了していない。これにより、アクセス制御回路２５ｂは、内部クロックＩＣＬＫ１を生成しないので、内部アクセス動作Ｄも行わない。内部アクセス動作Ｃが終了すると、リフレッシュ判定信号ＲｅｆＥがＬレベルなのでリフレッシュ動作は行わずに、アクセス制御回路２５ｂは、内部クロックＩＣＬＫ１を１周期分生成して内部アクセス動作Ｄを開始する。そして、内部クロックＩＣＬＫ１の１周期分の間、アクセス制御回路２５ｂは、内部アクセス動作Ｄを行う。そして、内部アクセス動作Ｄが外部アクセス動作Ｄの周期内に終了する。
次に、外部アクセス動作Ｅ（図１１参照）が開始されると、外部クロックＥＣＬＫが外部アクセス検知回路２０ｂに検知される。これにより、外部アクセス検知回路２０ｂは、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１、アクセス制御回路２５ｂおよびリフレッシュ判定回路２７ａに供給する。そして、外部アクセス動作Ｅが検知された際に、外部アクセス検知パルスＣＭＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。また、外部アクセス動作Ｅが検知された際に、外部アクセス検知パルスＣＭＤがリフレッシュ判定回路２７ａに供給されると、リフレッシュ判定回路２７ａは、アクセス制御回路２５ｂが内部アクセス動作状態またはリフレッシュ動作状態であるかを判定する。
ここで、外部アクセス動作Ｅが検知された時点では、内部アクセス動作状態およびリフレッシュ動作状態のどちらも行っていないので、リフレッシュ判定回路２７ａは、リフレッシュ判定信号ＲｅｆＥをＨレベルに立ち上げる。そして、このリフレッシュ判定信号ＲｅｆＥは、次の外部アクセス動作が外部アクセス検知回路２０ｂにより検知されるまで、Ｈレベルに保持される。
そして、外部アクセス動作Ｅが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２５ｂに供給されると、アクセス制御回路２５ｂは、内部アクセス動作状態およびリフレッシュ動作状態のどちらでもないので、内部クロック生成回路２４により、内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２５ｂは、内部アクセス動作Ｅを行う。
次に、内部クロックＩＣＬＫ１が１周期分終了して、内部アクセス動作Ｅが終了した時点では、リフレッシュ判定信号ＲｅｆＥがＨレベルに保持されている。また、リフレッシュ制御回路２２からアクセス制御回路２５ｂには、リフレッシュ要求信号が供給されている。これにより、アクセス制御回路２５ｂは、内部クロック生成回路２４によって、リフレッシュ動作のための内部クロックＩＣＬＫ２を１周期分生成するとともに、リフレッシュ信号をリフレッシュ制御回路２２に供給する。この結果、リフレッシュ動作状態になる。そして、リフレッシュ制御回路２２には、リフレッシュ分割制御回路２３から３つに分割されたリフレッシュ動作のうち２つ目のサイクルである第１再書込み動作ＲＦＲＳ１のみを要求する分割信号が出力されているので、リフレッシュ制御回路２２は、第１再書込み動作ＲＦＲＳ１を行って、読出し動作ＲＦＲＤによってラッチ列１４に記憶されたデータのうちデータ「Ｈ」が再書き込みされる。なお、第１再書込み動作ＲＦＲＳ１は、第１実施形態と同様に行われる。
以下、図２に示した１２８本のワード線ＷＬ１〜ワード線ＷＬ１２８の全てがリフレッシュされるまで、上記と同様の動作によってリフレッシュ動作の読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２が繰り返される。そして、全てのワード線ＷＬ１〜ワード線ＷＬ１２８がリフレッシュされることによって、リフレッシュ動作が終了する。そして、その後は、内部アクセス動作のみが繰り返し行われる。そして、前回のリフレッシュ要求信号に応じてリフレッシュ動作が開始されてからカウントして所定回数（たとえば、１０６回）行われた際に、アクセス計数回路２１により供給される外部アクセス回数に基づいて、リフレッシュ制御回路２２がアクセス制御回路２５ｂにリフレッシュ要求信号を供給する。そして、再び同様の動作によってリフレッシュ動作が、全てのワード線ＷＬ１〜ワード線ＷＬ１２８について行われる。
第３実施形態では、上記のように、外部アクセス動作が、外部クロックＥＣＬＫに同期して周期的に行われるメモリにも第２実施形態のリフレッシュ判定回路２７を適用することができる。
なお、第３実施形態のその他の効果は上記第２実施形態と同様である。
（第４実施形態）
図１２は、本発明の第４実施形態による単純マトリックス型の強誘電体メモリの動作制御回路の構成を説明するためのブロック図である。図１２を参照して、この第４実施形態では、上記第１実施形態〜第３実施形態とは異なり、外部アクセス数に依存することなく外部アクセス動作が行われる単純マトリックス型の強誘電体メモリの場合の構成について説明する。
この第４実施形態による強誘電体メモリでは、図１２に示すように、動作制御回路２ｂは、外部アクセス検知回路２０ｃと、リフレッシュ制御回路２２ａと、リフレッシュ分割制御回路２３と、内部クロック生成回路２４を有するアクセス制御回路２５ｃと、リフレッシュ判定回路２７ａとを含んでいる。なお、外部アクセス検知回路２０ｃ、リフレッシュ制御回路２２ａおよびアクセス制御回路２５ｃは、それぞれ、本発明の「外部アクセス検知手段」、「リフレッシュ制御手段」および「アクセス制御手段」の一例である。また、外部アクセス動作が行われる際に、外部クロックＥＣＬＫが供給されると、外部アクセス検知回路２０ｃは、外部アクセス検知パルスＣＭＤを、アクセス制御回路２５ｃとリフレッシュ判定回路２７ａとに出力する機能を有する。
また、アクセス制御回路２５ｃは、リフレッシュ判定回路２７ａからのリフレッシュ判定信号ＲｅｆＥを受けて、内部アクセス動作終了後にリフレッシュ動作を行う場合には、リフレッシュ動作のための内部クロックＩＣＬＫ２を内部クロック生成回路２４によって生成する機能を有する。上記以外の機能については、アクセス制御回路２５ｃは、第１実施形態のアクセス制御回路２５と同様の機能を有する。また、この第４実施形態では、第１〜第３実施形態と異なり、リフレッシュ制御回路２２ａに、リフレッシュ要求信号が入力されることはない。なお、リフレッシュ分割制御回路２３は、第１実施形態と同様の構成を有する。また、リフレッシュ判定回路２７ａは、第３実施形態と同様の構成を有する。
なお、第４実施形態のその他の構成は、上記第１実施形態と同様である。
図１３は、本発明の第４実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。次に、図１、図１２および図１３を参照して、本発明の第４実施形態による単純マトリックス型の強誘電体メモリの動作について説明する。
まず、図１２および図１３に示すように、外部アクセス検知回路２０ｃが、外部アクセス動作Ａの外部クロックＥＣＬＫを検知すると、外部アクセス検知回路２０ｃは、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤを、アクセス制御回路２５ｂおよびリフレッシュ判定回路２７ａに供給する。また、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＣＭＤがリフレッシュ判定回路２７ａに供給されると、リフレッシュ判定回路２７ａは、アクセス制御回路２５ｃが内部アクセス動作状態またはリフレッシュ動作状態であるかを判定する。
ここで、外部アクセス動作Ａが検知された時点では、内部アクセス動作状態およびリフレッシュ動作状態のどちらも行っていないので、リフレッシュ判定回路２７ａは、リフレッシュ判定信号ＲｅｆＥをＨレベルに立ち上げる。そして、このリフレッシュ判定信号ＲｅｆＥは、次の外部アクセス動作が外部アクセス検知回路２０ｃにより検知されるまで、Ｈレベルに保持される。
そして、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２５ｃに供給されると、アクセス制御回路２５ｃは、内部アクセス動作状態およびリフレッシュ動作状態のどちらでもないので、内部クロック生成回路２４により、外部アクセス動作の周期（たとえば、６３ｎｓｅｃ）よりも短い周期（たとえば、６０ｎｓｅｃ）を有する内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２５ｃは、第１実施形態と同様の内部アクセス動作Ａを行う。
次に、内部クロックＩＣＬＫ１が１周期分終了して、内部アクセス動作Ａが終了した時点では、リフレッシュ判定信号ＲｅｆＥがＨレベルに保持されている。これにより、アクセス制御回路２５ｃは、内部クロック生成回路２４によって、リフレッシュ動作のための内部クロックＩＣＬＫ２を１周期分生成するとともに、リフレッシュ信号をリフレッシュ制御回路２２ａに供給する。この結果、リフレッシュ動作状態になる。そして、リフレッシュ制御回路２２ａには、リフレッシュ分割制御回路２３から３つに分割されたリフレッシュ動作のうち１つ目のサイクルである読出し動作ＲＦＲＤのみを要求する分割信号が出力されているので、リフレッシュ制御回路２２は、読出し動作ＲＦＲＤを行って、ラッチ列１４にはワード線ＷＬ（たとえば、ワード線ＷＬ１）のデータが保持される。なお、読出し動作ＲＦＲＤは、第１実施形態と同様に行われる。
次に、外部アクセス動作Ｂが開始されると、外部クロックＥＣＬＫが外部アクセス検知回路２０ｃに検知される。これにより、外部アクセス検知回路２０ｃは、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤを、アクセス制御回路２５ｃおよびリフレッシュ判定回路２７ａに供給する。そして、外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＣＭＤがリフレッシュ判定回路２７ａに供給されると、リフレッシュ判定回路２７ａは、アクセス制御回路２５ｃが内部アクセス状態またはリフレッシュ動作状態であるかを判定する。外部アクセス動作Ｂが検知された時点では、アクセス制御回路２５ｃがリフレッシュ動作の読出し動作ＲＦＲＤを行っているので、リフレッシュ判定回路２７ａは、リフレッシュ判定信号ＲｅｆＥをＬレベルに立ち下げる。
そして、外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２５ｃに供給されても、１つ前の外部アクセス動作Ａの期間に開始されたリフレッシュ動作の読出し動作ＲＦＲＤがまだ終了していない。これにより、アクセス制御回路２５ｃは、内部クロックＩＣＬＫ１を生成しないので、内部アクセス動作Ｂも行わない。外部アクセス動作Ａの期間に開始された読出し動作ＲＦＲＤが終了すると、アクセス制御回路２５ｃは、内部クロックＩＣＬＫ１を１周期分生成して内部アクセス動作Ｂを開始する。そして、内部クロックＩＣＬＫ１の１周期分の間、アクセス制御回路２５ｃは、内部アクセス動作Ｂを行う。
次に、外部アクセス動作Ｃが開始されると、外部クロックＥＣＬＫが外部アクセス検知回路２０ｃに検知される。これにより、外部アクセス検知回路２０ｃは、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス制御回路２５ｃおよびリフレッシュ判定回路２７ａに供給する。そして、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＣＭＤがリフレッシュ判定回路２７ａに供給されると、リフレッシュ判定回路２７ａは、アクセス制御回路２５ｃが内部アクセス状態またはリフレッシュ動作状態であるかを判定する。外部アクセス動作Ｃが検知された時点では、アクセス制御回路２５ｂが内部アクセス動作Ｂを行っているので、リフレッシュ判定回路２７ａは、リフレッシュ判定信号ＲｅｆＥをＬレベルで保持する。
そして、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２５ｃに供給されても、内部アクセス動作Ｂがまだ終了していない。これにより、アクセス制御回路２５ｃは、内部クロックＩＣＬＫ１を生成しないので、内部アクセス動作Ｃも行わない。内部アクセス動作Ｂが終了すると、リフレッシュ判定信号ＲｅｆＥがＬレベルなのでリフレッシュ動作は行わずに、アクセス制御回路２５ｃは、内部クロックＩＣＬＫ１を１周期分生成して内部アクセス動作Ｃを開始する。そして、内部クロックＩＣＬＫ１の１周期分の間、アクセス制御回路２５ｃは、内部アクセス動作Ｃを行う。
次に、外部アクセス動作Ｄが開始されると、外部クロックＥＣＬＫが外部アクセス検知回路２０ｃに検知される。これにより、外部アクセス検知回路２０ｃは、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤを、アクセス制御回路２５ｃおよびリフレッシュ判定回路２７ａに供給する。そして、外部アクセス動作Ｄが検知された際に、外部アクセス検知パルスＣＭＤがリフレッシュ判定回路２７ａに供給されると、リフレッシュ判定回路２７ａは、アクセス制御回路２５ｃが内部アクセス状態またはリフレッシュ動作状態であるかを判定する。外部アクセス動作Ｄが検知された時点では、アクセス制御回路２５ｃが内部アクセス動作Ｃを行っているので、リフレッシュ判定回路２７ａは、リフレッシュ判定信号ＲｅｆＥをＬレベルで保持する。
そして、外部アクセス動作Ｄが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２５ｃに供給されても、内部アクセス動作Ｃがまだ終了していない。これにより、アクセス制御回路２５ｃは、内部クロックＩＣＬＫ１を生成しないので、内部アクセス動作Ｄも行わない。内部アクセス動作Ｃが終了すると、リフレッシュ判定信号ＲｅｆＥがＬレベルなのでリフレッシュ動作は行わずに、アクセス制御回路２５ｃは、内部クロックＩＣＬＫ１を１周期分生成して内部アクセス動作Ｄを開始する。そして、内部クロックＩＣＬＫ１の１周期分の間、アクセス制御回路２５ｃは、内部アクセス動作Ｄを行う。
次に、外部アクセス動作Ｅが開始されると、外部クロックＥＣＬＫが外部アクセス検知回路２０ｃに検知される。これにより、外部アクセス検知回路２０ｃは、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤを、アクセス制御回路２５ｃおよびリフレッシュ判定回路２７ａに供給する。そして、外部アクセス動作Ｅが検知された際に、外部アクセス検知パルスＣＭＤがリフレッシュ判定回路２７ａに供給されると、リフレッシュ判定回路２７ａは、アクセス制御回路２５ｃが内部アクセス状態またはリフレッシュ動作状態であるかを判定する。外部アクセス動作Ｅが検知された時点では、アクセス制御回路２５ｃが内部アクセス動作Ｄを行っているので、リフレッシュ判定回路２７ａは、リフレッシュ判定信号ＲｅｆＥをＬレベルで保持する。
そして、外部アクセス動作Ｅが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２５ｃに供給されても、内部アクセス動作Ｄがまだ終了していない。これにより、アクセス制御回路２５ｃは、内部クロックＩＣＬＫ１を生成しないので、内部アクセス動作Ｅも行わない。内部アクセス動作Ｄが終了すると、リフレッシュ判定信号ＲｅｆＥがＬレベルなのでリフレッシュ動作は行わずに、アクセス制御回路２５ｃは、内部クロックＩＣＬＫ１を１周期分生成して内部アクセス動作Ｅを開始する。そして、内部クロックＩＣＬＫ１の１周期分の間、アクセス制御回路２５ｃは、内部アクセス動作Ｅを行う。そして、内部アクセス動作Ｅが外部アクセス動作Ｅの周期内に終了する。
次に、外部アクセス動作Ｆが開始されると、外部クロックＥＣＬＫが外部アクセス検知回路２０ｃに検知される。これにより、外部アクセス検知回路２０ｃは、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス制御回路２５ｃおよびリフレッシュ判定回路２７ａに供給する。また、外部アクセス動作Ｆが検知された際に、外部アクセス検知パルスＣＭＤがリフレッシュ判定回路２７ａに供給されると、リフレッシュ判定回路２７ａは、アクセス制御回路２５ｃが内部アクセス動作状態またはリフレッシュ動作状態であるかを判定する。ここで、外部アクセス動作Ｆが検知された時点では、内部アクセス動作状態およびリフレッシュ動作状態のどちらも行っていないので、リフレッシュ判定回路２７ａは、リフレッシュ判定信号ＲｅｆＥをＨレベルに立ち上げる。そして、このリフレッシュ判定信号ＲｅｆＥは、次の外部アクセス動作が外部アクセス検知回路２０ｃにより検知されるまで、Ｈレベルに保持される。
そして、外部アクセス動作Ｆが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２５ｃに供給されると、アクセス制御回路２５ｃは、内部アクセス動作状態およびリフレッシュ動作状態のどちらでもないので、内部クロック生成回路２４により、内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２５ｃは、内部アクセス動作Ｆを行う。
次に、内部クロックＩＣＬＫ１が１周期分終了して、内部アクセス動作Ｆが終了した時点では、リフレッシュ判定信号ＲｅｆＥがＨレベルに保持されている。これにより、アクセス制御回路２５ｂは、内部クロック生成回路２４によって、リフレッシュ動作のための内部クロックＩＣＬＫ２を１周期分生成するとともに、リフレッシュ信号をリフレッシュ制御回路２２に供給する。この結果、リフレッシュ動作状態になる。そして、リフレッシュ制御回路２２ａには、リフレッシュ分割制御回路２３から３つに分割されたリフレッシュ動作のうち２つ目のサイクルである第１再書込み動作ＲＦＲＳ１のみを要求する分割信号が出力されているので、リフレッシュ制御回路２２ａは、第１再書込み動作ＲＦＲＳ１を行って、読出し動作ＲＦＲＤによってラッチ列１４に記憶されたデータのうちデータ「Ｈ」が再書き込みされる。なお、第１再書込み動作ＲＦＲＳ１は、第１実施形態と同様に行われる。
以下、図２に示した１２８本のワード線ＷＬ１〜ワード線ＷＬ１２８の全てがリフレッシュされるまで、上記と同様の動作によってリフレッシュ動作の読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２が繰り返される。そして、全てのワード線ＷＬ１〜ワード線ＷＬ１２８がリフレッシュされると、また、ワード線ＷＬ１からリフレッシュ動作を行う。
図１４は、リフレッシュ動作を行う外部アクセス動作の回数と、リフレッシュ動作電流との関係を示す図である。以下、リフレッシュ動作を行うために必要な外部アクセス動作の回数に対するリフレッシュ動作に要する電流について説明する。
ここで、外部アクセス回数がＮ回に達したときに、リフレッシュ要求信号を出力してリフレッシュを行う場合に、外部アクセス回数Ｌ回毎に分割されたリフレッシュ動作を行う場合を考える。この場合、ワード線の本数をＭとすると、外部アクセス回数がＮ回行われた際に、３つに分割されたリフレッシュ動作は、合計で３Ｍ回行われる。したがって、外部アクセス回数１回当たりに行われる分割されたリフレッシュ動作は、３Ｍ／Ｎ回となる。したがって、１回の内部アクセス動作に要する消費電流をＩＣＣ０とすると、３つに分割されたリフレッシュ動作１回当たりの消費電流はＩＣＣ０／３となるので、外部アクセス動作１回当たりのリフレッシュ動作の消費電流は、（３Ｍ／Ｎ）・ＩＣＣ０／３＝（Ｍ／Ｎ）・ＩＣＣ０となる。また、外部アクセス動作１回当たりに１回行われる内部アクセス動作の消費電流はＩＣＣ０である。したがって、外部アクセス動作１回当たりの内部アクセス動作およびリフレッシュ動作に必要な消費電流ＩＣＣは、以下の式（１）のように表すことができる。
ＩＣＣ＝｛（Ｍ／Ｎ）＋１｝・ＩＣＣ０ ・・（１）
また、リフレッシュ要求信号を出力することなく、常時、外部アクセス回数Ｌ回毎にリフレッシュ動作を行う場合は、外部アクセス回数Ｌ回に１回、３つに分割されたリフレッシュ動作が行われる。したがって、外部アクセス動作１回当たりに行われるリフレッシュ動作は１／Ｌ回となる。また、３つに分割されたリフレッシュ動作の消費電流は、１回の内部アクセス動作の１／３になるので、外部アクセス動作１回当たりのリフレッシュ動作の消費電流は、（１／３Ｌ）・ＩＣＣ０になる。また、外部アクセス動作１回当たり１回行われる内部アクセス動作の消費電流はＩＣＣ０である。したがって、外部アクセス動作の１回当たりの内部アクセス動作およびリフレッシュ動作に必要な消費電流ＩＣＣは、以下の式（２）のように表すことができる。
ＩＣＣ＝｛（１／３Ｌ）＋１｝・ＩＣＣ０ ・・（２）
ここで、ワード線ＷＬの数を１２８本（Ｍ＝１２８）として、分割されたリフレッシュ動作を行う外部アクセス動作の回数が「５」（Ｌ＝５）であり、かつ、外部アクセス回数が１０４回（Ｎ＝１０４）に達したときに、リフレッシュ要求信号が出力されてリフレッシュ動作が行われる場合は、上記式（１）より、外部アクセス動作１回当たりの内部アクセス動作およびリフレッシュ動作に必要な消費電流ＩＣＣは、ＩＣＣ＝｛（１２８／１０４）＋１｝・ＩＣＣ０≒１．０１・ＩＣＣ０となる。すなわち、図１４のＬ＝５のＮ＝１０４回に対応するＩＣＣ／ＩＣＣ０の値（ＩＣＣ／ＩＣＣ０≒１．０１）から明らかなように、リフレッシュ要求信号が出力されている場合のみ、５回の外部アクセス動作毎にリフレッシュ動作を行う場合は、内部アクセス動作のみを行う場合（ＩＣＣ／ＩＣＣ０＝１）よりも、消費電流が約１％増加する。また、ワード線ＷＬの数を同じ１２８本（Ｍ＝１２８）として、リフレッシュ要求信号を出力することなく、常時、各外部アクセス動作毎（Ｌ＝１）に分割されたリフレッシュ動作を行う場合は、上記式（２）より、外部アクセス動作１回当たりの内部アクセス動作およびリフレッシュ動作に必要な消費電流ＩＣＣは、ＩＣＣ＝１．３３・ＩＣＣ０となる。すなわち、図１４のＬ＝１の常時リフレッシュに対応するＩＣＣ／ＩＣＣ０の値（ＩＣＣ／ＩＣＣ０≒１．３３）から明らかなように、１回の外部アクセス動作毎にリフレッシュ動作を行う場合は、内部アクセス動作のみを行う場合（ＩＣＣ／ＩＣＣ０＝１）よりも、消費電流が約３３％増加する。一方、第４実施形態のように、リフレッシュ要求信号を出力することなく、常時、外部アクセス動作が５回（Ｌ＝５）行われる毎に分割されたリフレッシュ動作を行う場合は、上記式（２）より、外部アクセス動作１回当たりの内部アクセス動作およびリフレッシュ動作に必要な消費電流ＩＣＣは、ＩＣＣ≒１．０７・ＩＣＣ０となる。すなわち、図１４のＬ＝５の常時リフレッシュに対応するＩＣＣ／ＩＣＣ０の値（ＩＣＣ／ＩＣＣ０≒１．０７）から明らかなように、５回の外部アクセス動作毎に、常時、リフレッシュ動作を行う場合は、内部アクセス動作のみを行う場合（ＩＣＣ／ＩＣＣ０＝１）よりも、消費電流が約７％増加する。
第４実施形態では、上記のように、リフレッシュ要求信号を出力することなく、常時、外部アクセス動作が５回行われる毎に、分割されたリフレッシュ動作を行うので、ディスターブによるデータの破壊をより抑制することができる。また、ワード線ＷＬが１２８本の場合、外部アクセス動作が５回行われる毎に、分割されたリフレッシュ動作を行っても、内部アクセス動作を行った場合よりも消費電力が約７％だけ増加する。すなわち、常時、外部アクセス動作が５回行われる毎に、分割されたリフレッシュ動作をおこなうことによって、７％の消費電流が増加するだけで、ディスターブが発生するのをより抑制することができる。また、第４実施形態では、外部アクセス動作の回数を計数するアクセス計数回路２１（図３参照）を省略することができるので、回路構成を簡単化することができる。
なお、第４実施形態のその他の効果は上記第３実施形態と同様である。
（第５実施形態）
図１５は、本発明の第５実施形態による単純マトリックス型の強誘電体メモリの動作制御回路の構成を説明するためのブロック図である。図１５を参照して、この第５実施形態では、上記第１実施形態〜第４実施形態とは異なり、３つに分割されたリフレッシュ動作を行うことに加えて、印加電圧のアンバランスに起因してヒステリシスループがシフトすることにより逆データが書き込みにくくなる現象であるインプリントを防止するための追加サイクルを内部アクセス動作に追加する単純マトリックス型の強誘電体メモリの場合の構成について説明する。
この第５実施形態による強誘電体メモリでは、図１５に示すように、動作制御回路２ｄは、外部アクセス検知回路２０と、アクセス計数回路２１と、リフレッシュ制御回路２２と、リフレッシュ分割制御回路２３と、内部クロック生成回路２４ａおよびインプリント防止制御回路２８を有するアクセス制御回路２５ｄとを含んでいる。なお、アクセス制御回路２５ｄは、本発明の「アクセス制御手段」の一例である。また、インプリント防止制御回路２８は、リフレッシュ要求信号が出力されていない状態で、内部アクセス動作に追加サイクルを付加する機能を有する。また、アクセス制御回路２５ｄは、リフレッシュ要求信号が供給されていない場合には、インプリント防止制御回路２８によって追加される追加サイクルを含む内部アクセス動作を行う機能を有する。また、アクセス制御回路２５ｄは、内部クロック生成回路２４ａによって、追加サイクルを行わない内部アクセス動作のための内部クロックＩＣＬＫ１、分割されたリフレッシュ動作のための内部クロックＩＣＬＫ２および後述する追加サイクルを行う内部アクセス動作のための内部クロックＩＣＬＫ３を生成する。なお、外部アクセス検知回路２０、アクセス計数回路２１、リフレッシュ制御回路２２およびリフレッシュ分割制御回路２３は、上記した第１実施形態と同様の構成を有する。
なお、第５実施形態のその他の構成は、上記第１実施形態と同様である。
図１６は、本発明の第５実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。図１７および図１８は、本発明の第５実施形態による単純マトリックス型の強誘電体メモリの内部アクセス動作を説明するための電圧波形図である。次に、図１、図１５〜図１８を参照して、本発明の第５実施形態による単純マトリックス型の強誘電体メモリの動作について説明する。なお、この動作説明では、図１６における外部アクセス動作Ａが行われる前の外部アクセス動作において、アクセス計数回路２１によりカウントされた外部アクセス回数が、リフレッシュによりデータのディスターブを抑制可能な所定回数（たとえば、１０６回）に達していて、リフレッシュ制御回路２２からアクセス制御回路２５ｄにリフレッシュ要求信号が出力されているものとする。
まず、図１５および図１６に示すように、外部アクセス検知回路２０が、外部アクセス動作Ａの外部クロックＥＣＬＫを検知すると、外部アクセス検知回路２０は、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１およびアクセス制御回路２５ｄに供給する。そして、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＣＭＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。
そして、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２５ｄに供給されると、アクセス制御回路２５ｄは、内部クロック生成回路２４ａにより、外部アクセス動作の期間（たとえば、５０ｎｓｅｃ）よりも短い周期（たとえば、３０ｎｓｅｃ）を有する内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２５ｄは、内部アクセス動作Ａを行う。なお、リフレッシュ要求信号が「Ｈ」レベルに設定されて、内部アクセス動作の後にリフレッシュ動作が行われる場合の内部アクセス動作は、第１実施形態の内部アクセス動作と同様に行われる。
次に、内部アクセス動作Ａが終了すると、リフレッシュ制御回路２２からアクセス制御回路２５ｄにリフレッシュ要求信号が供給されているので、アクセス制御回路２５ｄは、内部アクセス動作Ａの終了後にリフレッシュ動作を行うための内部クロックＩＣＬＫ２を生成するとともに、リフレッシュ制御回路２２にリフレッシュ信号を出力する。この結果、リフレッシュ動作状態になる。なお、このリフレッシュ動作は、リフレッシュ要求信号が出力されてから１２８回目のリフレッシュ動作であるとする。すなわち、ワード線ＷＬ１〜ワード線ＷＬ１２７までのリフレッシュ動作は既に終了しており、最後のワード線ＷＬ１２８がリフレッシュされるものとする。次に、リフレッシュ信号が供給されたリフレッシュ制御回路２２には、リフレッシュ分割制御回路２３からリフレッシュ動作の読出し動作ＲＦＲＤを要求する分割信号が供給されているので、リフレッシュ制御回路２２は、リフレッシュ動作の読出し動作ＲＦＲＤを行う。なお、リフレッシュ動作の読出し動作ＲＦＲＤは、第１実施形態と同様に行われる。そして、読出し動作ＲＦＲＤが終了すると、アクセス制御回路２５ｄは、次の外部アクセス動作Ｂが開始されるまで待機状態となる。
次に、外部アクセス検知回路２０が、外部アクセス動作Ｂ（図１６参照）の外部クロックＥＣＬＫを検知すると、外部アクセス検知回路２０は、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１およびアクセス制御回路２５ｄに供給する。そして、外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＣＭＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。
そして、外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２５ｄに供給されると、アクセス制御回路２５ｄは、内部クロック生成回路２４ａにより、内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２５ｄは、内部アクセス動作Ｂを行う。
次に、内部アクセス動作Ｂが終了すると、リフレッシュ制御回路２２からアクセス制御回路２５ｄにリフレッシュ要求信号が供給されているので、アクセス制御回路２５ｄは、内部アクセス動作Ｂの終了後にリフレッシュ動作を行うための内部クロックＩＣＬＫ２を生成するとともに、リフレッシュ制御回路２２にリフレッシュ信号を出力する。次に、リフレッシュ制御回路２２には、第１再書込み動作ＲＦＲＳ１を要求する分割信号がリフレッシュ分割制御回路２３から出力されているので、リフレッシュ制御回路２２は、第１再書込み動作ＲＦＲＳ１を行う。そして、第１再書込み動作ＲＦＲＳ１が終了すると、アクセス制御回路２５ｄは、次の外部アクセス動作Ｃが開始されるまで待機状態となる。
次に、外部アクセス検知回路２０が、外部アクセス動作Ｃ（図１６参照）の外部クロックＥＣＬＫを検知すると、外部アクセス検知回路２０は、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１およびアクセス制御回路２５ｄに供給する。そして、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＣＭＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。
そして、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２５ｄに供給されると、アクセス制御回路２５ｄは、内部クロック生成回路２４ａにより、内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２５ｄは、内部アクセス動作Ｃを行う。
次に、内部アクセス動作Ｃが終了すると、リフレッシュ制御回路２２からアクセス制御回路２５ｄにリフレッシュ要求信号が供給されているので、アクセス制御回路２５ｄは、内部アクセス動作Ｃの終了後にリフレッシュ動作を行うための内部クロックＩＣＬＫ２を生成するとともに、リフレッシュ制御回路２２にリフレッシュ信号を出力する。次に、リフレッシュ制御回路２２には、第２再書込み動作ＲＦＲＳ２を要求する分割信号がリフレッシュ分割制御回路２３から出力されているので、リフレッシュ制御回路２２は、第２再書込み動作ＲＦＲＳ２を行う。また、この第２再書込み動作ＲＦＲＳ２を行うことによって、全てのワード線ＷＬのリフレッシュ動作が終了するので、リフレッシュ制御回路２２は、リフレッシュ要求信号を「Ｌ」レベルに立ち下げる。そして、第２再書込み動作ＲＦＲＳ２が終了すると、アクセス制御回路２５ｄは、次の外部アクセス動作Ｄが開始されるまで待機状態となる。
次に、外部アクセス検知回路２０が、外部アクセス動作Ｄ（図１６参照）の外部クロックＥＣＬＫを検知すると、外部アクセス検知回路２０は、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１およびアクセス制御回路２５ｄに供給する。そして、外部アクセス動作Ｄが検知された際に、外部アクセス検知パルスＣＭＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。
そして、外部アクセス動作Ｄが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２５ｄに供給されると、アクセス制御回路２５ｄは、内部クロック生成回路２４ａにより、内部クロックＩＣＬＫ３を１周期分生成する。ここで、後述する追加サイクルを含む内部アクセス動作Ｄが行われる場合に生成される内部クロックＩＣＬＫ３の期間Ｔ１（たとえば、５０ｎｓｅｃ）は、追加サイクルが行われない内部アクセス動作が行われる場合に生成される内部クロックＩＣＬＫ３の期間Ｔ２（たとえば、３０ｎｓｅｃ）よりも長くなるように設定される。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２５ｄは、内部アクセス動作Ｄを行う。
ここで、第５実施形態では、図１７および図１８に示すように、リフレッシュ要求信号が「Ｌ」レベルに設定され、内部アクセス動作Ｄの後にリフレッシュ動作が行われない場合には、内部アクセス動作Ｄは、分割された読出し動作ＩＡＲＤ、インプリント防止制御回路２８によって追加される追加サイクル、第１再書込み動作ＩＡＲＳ１および第２再書込み動作ＩＡＲＳ２が連続して行われる。具体的には、図１７および図１８に示すように、まず、読出し動作ＩＡＲＤにおいては、ビット線ＢＬに電圧を印加しない状態で、内部アドレス信号のロウアドレス信号に対応する選択ワード線ＷＬに＋Ｖｃｃの電圧を印加することによって、選択ワード線ＷＬに繋がる全てのメモリセル１７に記憶されたデータをビット線ＢＬを介して一括して読み出した後、カラムデコーダ１０によりカラムアドレス信号に対応する選択されたメモリセル１７に記憶されたデータが読み出される。次に、内部アクセス動作の１サイクルにおいて、選択ワード線ＷＬに印加される電圧の合計が「０」になるように、追加サイクルが行われる。この追加サイクルは、選択ワード線ＷＬに電圧が印加されていない状態で、ビット線ＢＬに＋Ｖｃｃの電圧が印加される。なお、追加サイクルにおいては、非選択ワード線ＷＬに電圧が印加されないように、ビット線ＢＬに印加されている電圧と同じ＋Ｖｃｃが印加される。
そして、次に、選択ワード線ＷＬに繋がるメモリセル１７のうち、読み出されたデータがデータ「Ｈ」（データ「１」）の選択ワード線ＷＬのメモリセル１７に対しては、図１７に示すように、上記した追加サイクルによってメモリセル１７にデータ「Ｈ」が書き込まれている。このため、メモリセル１７に書き込まれたデータ「Ｈ」を破壊する絶対値として１／３Ｖｃｃ以上の電圧が選択ワード線ＷＬに印加されないように、第１再書込み動作ＩＡＲＳ１および第２再書込み動作ＩＡＲＳ２が行われる。具体的には、第１再書込み動作ＩＡＲＳ１においては、データ「Ｈ」が読み出されたビット線ＢＬに＋１／３Ｖｃｃが印加されている状態で、選択ワード線ＷＬには、電圧が印加されない。その後、第２再書込み動作ＩＡＲＳ２においては、データ「Ｈ」が読み出されたビット線ＢＬに＋２／３Ｖｃｃが印加されている状態で、選択ワード線ＷＬに＋Ｖｃｃが印加される。したがって、選択ワード線ＷＬに接続されているメモリセル１７には、読出し動作ＩＡＲＤにおいて印加された−Ｖｃｃと、追加サイクルにおいて印加された＋Ｖｃｃとが相殺されるように電圧が印加されるとともに、第１再書込み動作ＩＡＲＳ１において印加された＋１／３Ｖｃｃと、第２再書込み動作ＩＡＲＳ２において印加された−１／３Ｖｃｃとが相殺されるように電圧が印加される。これにより、１回の内部アクセス動作で選択ワード線ＷＬに接続されているメモリセル１７に印加される電圧の合計を「０」にすることができる。
また、読み出されたデータがデータ「Ｈ」のメモリセル１７に対する、第１再書込み動作ＩＡＲＳ１においては、データ「Ｈ」が読み出されたビット線ＢＬに＋１／３Ｖｃｃの電圧が印加されている状態で、非選択ワード線ＷＬに＋２／３Ｖｃｃの電圧が印加される。これにより、第１再書込み動作ＩＡＲＳ１においては、非選択ワード線ＷＬおよびデータ「Ｈ」が読み出されたビット線ＢＬに接続されているメモリセル１７に−１／３Ｖｃｃの電圧が印加される。そして、第２再書込み動作ＩＡＲＳ２においては、データ「Ｈ」が読み出されたビット線ＢＬに＋２／３Ｖｃｃの電圧が印加されている状態で、非選択ワード線ＷＬに＋１／３Ｖｃｃの電圧が印加される。これにより、第２再書込み動作ＩＡＲＳ２において、非選択ワード線ＷＬおよびデータ「Ｈ」が読み出されたビット線ＢＬに接続されているメモリセル１７には、＋１／３Ｖｃｃの電圧しか生じない。したがって、非選択ワード線ＷＬおよびデータ「Ｈ」が読み出されたビット線ＢＬに接続されているメモリセル１７には、絶対値として１／３Ｖｃｃ以上の電圧が印加されないとともに、第１再書込み動作ＩＡＲＳ１において生じた−１／３Ｖｃｃの電圧と、第２再書込み動作ＩＡＲＳ２において生じた＋１／３Ｖｃｃの電圧とが、互いに相殺されるように印加される。
一方、選択ワード線ＷＬに繋がるメモリセル１７のうち、読み出されたデータがデータ「Ｌ」（データ「０」）の選択ワード線ＷＬのメモリセル１７に対しては、図１８に示すように、具体的には、第１再書込み動作ＩＡＲＳ１においては、選択ワード線ＷＬに電圧が印加されていない状態で、データ「Ｌ」が読み出されたビット線ＢＬに＋Ｖｃｃの電圧を印加することによって、メモリセル１７にデータ「Ｈ」が書き込まれる。そして、第２再書込み動作ＩＡＲＳ２においては、データ「Ｌ」が読み出されたビット線ＢＬに電圧が印加されていない状態で、選択ワード線ＷＬに＋Ｖｃｃの電圧を印加することによって、選択ワード線ＷＬおよびデータ「Ｌ」が読み出されたビット線ＢＬに接続されているメモリセル１７に「Ｌ」データが書き込まれる。したがって、選択ワード線ＷＬおよびデータ「Ｌ」が読み出されたビット線ＢＬに接続されているメモリセル１７には、読出し動作ＩＡＲＤにおいて印加された−Ｖｃｃと、追加サイクルにおいて印加された＋Ｖｃｃとが相殺されるように電圧が印加されるとともに、第１再書込み動作ＩＡＲＳ１において印加された＋Ｖｃｃと、第２再書込み動作ＩＡＲＳ２において印加された−Ｖｃｃとが相殺されるように電圧が印加される。これにより、１回の内部アクセス動作で選択ワード線ＷＬに接続されているメモリセル１７に印加される電圧の合計を「０」にすることができる。
また、読み出されたデータがデータ「Ｌ」のメモリセル１７に対しては、第１再書込み動作ＩＡＲＳ１においては、データ「Ｌ」が読み出されたビット線ＢＬに＋Ｖｃｃの電圧が印加されている状態で、非選択ワード線ＷＬに＋／３Ｖｃｃの電圧が印加される。これにより、第１再書込み動作ＩＡＲＳ１において、非選択ワード線ＷＬおよびデータ「Ｌ」が読み出されたビット線ＢＬに接続されているメモリセル１７には、＋１／３Ｖｃｃの電圧しか生じない。そして、第２再書込み動作ＩＡＲＳ２においては、データ「Ｌ」が読み出されたビット線ＢＬに電圧が印加されていない状態で、非選択ワード線ＷＬには、＋１／３Ｖｃｃの電圧が印加される。これにより、第２再書込み動作ＩＡＲＳ２においては、非選択ワード線ＷＬデータ「Ｌ」が読み出されたビット線ＢＬに接続されているメモリセル１７には、−１／３Ｖｃｃの電圧が印加される。したがって、非選択ワード線ＷＬおよびデータ「Ｌ」が読み出されたビット線ＢＬに接続されているメモリセル１７には、絶対値として１／３Ｖｃｃ以上の電圧が印加されないとともに、第１再書込み動作ＩＡＲＳ１において生じた＋１／３Ｖｃｃの電圧と、第２再書込み動作ＩＡＲＳ２において生じた−１／３Ｖｃｃの電圧とが、互いに相殺されるように印加される。
次に、内部アクセス動作Ｄが終了すると、リフレッシュ制御回路２２からアクセス制御回路２５ｄにリフレッシュ要求信号が供給されていないので、アクセス制御回路２５ｄは、リフレッシュ動作を行うことなく、次の外部アクセス動作Ｅが開始されるまで待機状態となる。
次に、外部アクセス検知回路２０が、外部アクセス動作Ｅ（図１６参照）の外部クロックＥＣＬＫを検知すると、外部アクセス検知回路２０は、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１およびアクセス制御回路２５ｄに供給する。そして、外部アクセス動作Ｅが検知された際に、外部アクセス検知パルスＣＭＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。
そして、外部アクセス動作Ｅが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２５ｄに供給されると、アクセス制御回路２５ｄは、内部クロック生成回路２４ａにより、内部クロックＩＣＬＫ３を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２５ｄは、内部アクセス動作Ｅを行う。なお、リフレッシュ要求信号が「Ｌ」レベルに設定されているので、内部アクセス動作Ｅは、追加サイクルが追加されて、上記内部アクセス動作Ｄと同様に行われる。
第５実施形態では、上記のように、内部アクセス動作に、選択されたメモリセル１７に印加される電位差が相殺されるように、選択ワード線ＷＬおよびビット線ＢＬに電圧を印加する追加サイクルを設けることによって、１回の内部アクセス動作において、選択ワード線ＷＬに接続されるメモリセル１７に印加される電圧を相殺することができるので、メモリセル１７に印加される全ての電圧の合計が「０」にならないことに起因するインプリントを防止することができる。なお、インプリントとは、強誘電体キャパシタ１６を構成する強誘電体に一定方向の電圧が印加されることによって、強誘電体のヒステリシスループが電圧が印加された方向にシフトして逆データが書き込みにくくなることをいう。なお、第５実施形態のその他の効果は上記第１実施形態と同様である。
（第６実施形態）
図１９は、本発明の第６実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。図３および図１９を参照して、この第６実施形態では、上記第１実施形態の構成において、リフレッシュ動作を２分割する場合の動作について説明する。なお、この第６実施形態の動作説明では、上記第１実施形態と同様、図１９における外部アクセス動作Ａが行われる前の外部アクセス動作において、アクセス制御回路２５（図３参照）にＨレベルのリフレッシュ要求信号が供給されているものとする。
まず、図３および図１９に示すように、外部アクセス検知回路２０は、外部アクセス動作Ａの外部クロックＥＣＬＫを検知することにより、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１およびアクセス制御回路２５に供給する。これにより、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。また、アクセス制御回路２５は、内部クロック生成回路２４により、外部アクセス動作Ａの期間よりも短い周期を有する内部クロックＩＣＬＫ１を１周期分生成する。この内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２５は、上記第１実施形態と同様の内部アクセス動作Ａを行う。
次に、内部アクセス動作Ａが終了すると、アクセス制御回路２５に供給されているリフレッシュ要求信号がＨレベルであるので、アクセス制御回路２５は、内部クロック生成回路２４により、リフレッシュ動作を行うための内部クロックＩＣＬＫ２を生成するとともに、リフレッシュ制御回路２２にリフレッシュ信号を供給する。この結果、強誘電体メモリは、リフレッシュ動作状態になる。なお、このリフレッシュ動作は、上記第１実施形態と同様、Ｈレベルのリフレッシュ要求信号がアクセス制御回路２５に供給されてから１２８回目のリフレッシュ動作であるとする。
ここで、第６実施形態では、３つのサイクル（読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２）を含むリフレッシュ動作を、読出し動作ＲＦＲＤと、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２の連続動作との２つに分割する。具体的には、内部アクセス動作Ａが終了した時点では、リフレッシュ信号が供給されたリフレッシュ制御回路２２には、リフレッシュ動作に含まれる読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２のうち、１つ目のサイクルである読出し動作ＲＦＲＤのみを要求する分割信号がリフレッシュ分割制御回路２３から供給されている。したがって、外部アクセス動作Ａの期間では、リフレッシュ制御回路２２は、上記第１実施形態と同様のリフレッシュ動作の読出し動作ＲＦＲＤのみを行う。そして、読出し動作ＲＦＲＤが終了すると、アクセス制御回路２５は、次の外部アクセス動作Ｂが開始されるまで待機状態となる。
次に、外部アクセス検知回路２０は、外部アクセス動作Ｂの外部クロックＥＣＬＫを検知することにより、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１およびアクセス制御回路２５に供給する。これにより、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。また、アクセス制御回路２５は、内部クロック生成回路２４により、内部クロックＩＣＬＫ１を１周期分生成する。この内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２５は、内部アクセス動作Ｂを行う。
次に、内部アクセス動作Ｂが終了すると、アクセス制御回路２５に供給されているリフレッシュ要求信号がＨレベルであるので、アクセス制御回路２５は、内部クロック生成回路２４により、リフレッシュ動作を行うための内部クロックＩＣＬＫ２を生成するとともに、リフレッシュ制御回路２２にリフレッシュ信号を供給する。この結果、強誘電体メモリは、リフレッシュ動作状態になる。
ここで、第６実施形態では、内部アクセス動作Ｂが終了した時点では、リフレッシュ信号が供給されたリフレッシュ制御回路２２には、リフレッシュ動作に含まれる読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２のうち、２つ目のサイクルである第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２の連続動作のみを要求する分割信号がリフレッシュ分割制御回路２３から供給されている。したがって、外部アクセス動作Ｂの期間では、リフレッシュ制御回路２２は、リフレッシュ動作に含まれる第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２の連続動作のみを行う。そして、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２の連続動作が終了すると、ワード線ＷＬ１〜ＷＬ１２８の全てにリフレッシュ動作が行われたので、リフレッシュ制御回路２２は、リフレッシュ要求信号をＬレベルに立下げる。また、アクセス計数回路２１のカウント数がリセットされる。その後、アクセス制御回路２５は、次の外部アクセス動作Ｃが開始されるまで待機状態となる。
次に、上記第１実施形態と同様にして、外部アクセス動作Ｃの期間に、内部アクセス動作Ｃが行われる。この際、アクセス制御回路２５にＨレベルのリフレッシュ要求信号が供給されていないので、アクセス制御回路２５は、内部アクセス動作Ｃの終了後にリフレッシュ動作を行うことなく、次の外部アクセス動作Ｄが開始されるまで待機状態となる。次に、上記第１実施形態と同様にして、外部アクセス動作Ｄの期間に、内部アクセス動作Ｄが行われる。
この後は、リフレッシュ動作が行われることなく、内部アクセス動作のみが繰り返し行われる。そして、アクセス計数回路２１のカウント数が再び所定回数（たとえば、１０６回）に達した際に、リフレッシュ制御回路２２は、アクセス制御回路２５にＨレベルのリフレッシュ要求信号を供給する。そして、再び同様の動作によって２つに分割されたリフレッシュ動作が、全てのワード線ＷＬ１〜ＷＬ１２８に対して行われる。
第６実施形態では、上記のように、リフレッシュ動作を、読出し動作ＲＦＲＤと、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２の連続動作との２つに分割するとともに、内部アクセス動作Ａの後に、読出し動作ＲＦＲＤを行い、かつ、内部アクセス動作Ｂの後に、再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２の連続動作を行うことによって、リフレッシュ動作の読出し動作と書込み動作とを連続して行う場合に比べて、１回の外部アクセス動作の期間に行われるリフレッシュ動作の期間を短くすることができるので、その分、外部アクセス動作の期間（外部クロックＥＣＬＫの周期）を短くすることができる。この結果、データの転送速度を向上させることができる。
また、第６実施形態では、上記のように、リフレッシュ動作を、読出し動作ＲＦＲＤと、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２の連続動作との２つに分割するとともに、内部アクセス動作Ａの後に、読出し動作ＲＦＲＤを行い、かつ、内部アクセス動作Ｂの後に、再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２の連続動作を行うことによって、リフレッシュ動作を、読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２の３つのサイクルによって構成する場合において、２回の外部アクセス動作の期間で１回分のリフレッシュ動作を行うことができる。これにより、リフレッシュ動作を、読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２の３つのサイクルによって構成する場合において、３回の外部アクセス動作の期間で１回分のリフレッシュ動作を行う第１実施形態に比べて、リフレッシュ動作をより早期に完了させることができる。その結果、ディスターブの累積を効率的に抑制することができる。
なお、第６実施形態のその他の効果は、上記第１実施形態と同様である。
（第７実施形態）
図２０は、本発明の第７実施形態による単純マトリックス型の強誘電体メモリの構成を説明するためのブロック図である。図２０を参照して、この第７実施形態では、上記第１〜第６実施形態と異なり、リフレッシュ動作を行う所定の期間に、複数のワード線に対して同時にリフレッシュ動作を行う場合について説明する。
すなわち、この第７実施形態では、図２０に示すように、メモリセルアレイ３１は、複数（たとえば、３２本）のワード線ＷＬをそれぞれ含む４つのメモリセルブロック３１ａ〜３１ｄによって構成されている。また、複数のワード線ＷＬの各々には、所定数のメモリセル（図示せず）が接続されている。なお、第７実施形態のメモリセルは、図２に示した第１実施形態と同様、ビット線ＢＬとワード線ＷＬとが交差する位置に配置されている。
また、第７実施形態では、４つのメモリセルブロック３１ａ〜３１ｄには、それぞれ、ワード線ＷＬを介して、ロウデコーダ３２が１つずつ接続されている。４つのロウデコーダ３２は、ロウアドレスバッファ３３に接続されているとともに、ロウアドレスバッファ３３からのロウプリデコード信号が供給されるように構成されている。また、ロウアドレスバッファ３３には、アクセス制御回路２５からのロウアドレス信号およびリフレッシュ信号と、リフレッシュ制御回路２２からのリフレッシュアドレス信号とが供給される。このロウアドレスバッファ３３は、ロウアドレス信号、リフレッシュ信号およびリフレッシュアドレス信号に基づいて、ロウデコーダ３２に供給されるロウプリデコード信号を制御する機能を有する。
具体的には、所定の外部アクセス動作の期間に内部アクセス動作が行われる際には、４つのメモリセルブロック３１ａ〜３１ｄのうちの１つのメモリセルブロックに含まれる所定のワード線ＷＬのみが活性化されるように、ロウプリデコード信号が制御される。その一方、所定の外部アクセス動作の期間にリフレッシュ動作が行われる際には、４つのメモリセルブロック３１ａ〜３１ｄのうちの全てのメモリセルブロックの各々に含まれる所定のワード線ＷＬが４つ同時の立上りタイミングで活性化されるように、ロウプリデコード信号が制御される。
また、ロウアドレスバッファ３３内には、プリデコーダ３４と切替回路３５とが設けられている。ロウアドレスバッファ３３内のプリデコーダ３４は、内部アクセス動作が行われる際に、４つのメモリセルブロック３１ａ〜３１ｄのうちの１つのメモリセルブロックに対応するロウデコーダ３２に供給されるロウプリデコード信号のみを、ＬレベルからＨレベルに変化させる機能を有する。そして、内部アクセス動作が行われる際には、供給されるロウプリデコード信号がＨレベルに変化したロウデコーダ３２によって、ロウアドレス信号に基づいて、４つのメモリセルブロック３１ａ〜３１ｄのうちの対応する１つのメモリセルブロックに含まれる所定のワード線ＷＬのみが活性化される。さらに、プリデコーダ３４は、リフレッシュ動作が行われる際に、リフレッシュ信号に基づいて、４つのメモリセルブロック３１ａ〜３１ｄの各々に対応する全てのロウデコーダ３２に供給されるロウプリデコード信号を、ＬレベルからＨレベルに変化させる機能を有する。そして、リフレッシュ動作が行われる際には、供給されるロウプリデコード信号がＨレベルに変化した全てのロウデコーダ３２によって、リフレッシュアドレス信号に基づいて、４つのメモリセルブロック３１ａ〜３１ｄのうちの全てのメモリセルブロックの各々に含まれる所定のワード線ＷＬが４つ同時に活性化される。
また、ロウアドレスバッファ３３内の切替回路３５は、ロウアドレスバッファ３３から出力されるロウプリデコード信号を、内部アクセス動作用のロウプリデコード信号とリフレッシュ動作用のロウプリデコード信号とに切り替える機能を有する。
また、４つのメモリセルブロック３１ａ〜３１ｄには、それぞれ、ビット線ＢＬを介して、センスアンプ３６、ラッチ列３７およびカラムデコーダ３８が１つずつ接続されている。このセンスアンプ３６、ラッチ列３７およびカラムデコーダ３８は、それぞれ、上記第1実施形態のセンスアンプ１３、ラッチ列１４およびカラムデコーダ１０と同様の機能を有する。なお、ラッチ列３７は、本発明の「ラッチ手段」の一例である。
なお、第７実施形態のその他の構成は、上記第１実施形態と同様である。
図２１は、本発明の第７実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。次に、図２０および図２１を参照して、第７実施形態による単純マトリックス型の強誘電体メモリの動作について説明する。なお、この第７実施形態の動作説明では、上記第１実施形態と同様、図２１における外部アクセス動作Ａが行われる前の外部アクセス動作において、アクセス制御回路２５（図２０参照）にＨレベルのリフレッシュ要求信号が供給されているものとする。
まず、図２０および図２１に示すように、外部アクセス検知回路２０は、外部アクセス動作Ａの外部クロックＥＣＬＫを検知することにより、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１およびアクセス制御回路２５に供給する。これにより、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。また、アクセス制御回路２５は、内部クロック生成回路２４により、外部アクセス動作Ａの期間よりも短い周期を有する内部クロックＩＣＬＫ１を１周期分生成する。この内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２５は、内部アクセス動作Ａを行う。
この第７実施形態では、外部アクセス動作Ａの期間に内部アクセス動作Ａを行う際に、メモリセルブロック３１ａに含まれる所定のワード線ＷＬのみが活性化されるように、メモリセルブロック３１ａに対応するロウデコーダ３２に供給されるロウプリデコード信号をＬレベルからＨレベルに変化させる。また、メモリセルブロック３１ｂ〜３１ｄに含まれるワード線ＷＬが活性化されないように、メモリセルブロック３１ｂ〜３１ｄの各々に対応するロウデコーダ３２に供給されるロウプリデコード信号をＬレベルに保持する。これにより、外部アクセス動作Ａの期間では、アクセス制御回路２５からのロウアドレス信号に基づいて、メモリセルブロック３１ａに含まれる所定のワード線ＷＬのみに対して内部アクセス動作Ａが行われる。
次に、内部アクセス動作Ａが終了すると、アクセス制御回路２５に供給されているリフレッシュ要求信号がＨレベルであるので、アクセス制御回路２５は、内部クロック生成回路２４により、リフレッシュ動作を行うための内部クロックＩＣＬＫ２を生成するとともに、リフレッシュ制御回路２２およびロウアドレスバッファ３３にリフレッシュ信号を供給する。この結果、強誘電体メモリは、リフレッシュ動作状態になる。なお、このリフレッシュ動作は、上記第１実施形態と同様、Ｈレベルのリフレッシュ要求信号がアクセス制御回路２５に供給されてから１２８回目のリフレッシュ動作であるとする。
ここで、第７実施形態では、リフレッシュ信号が供給されたリフレッシュ制御回路２２には、リフレッシュ動作に含まれる読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２のうち、１つ目のサイクルである読出し動作ＲＦＲＤのみを要求する分割信号がリフレッシュ分割制御回路２３から供給されている。さらに、第７実施形態では、ロウアドレスバッファ３３にリフレッシュ信号が供給されることにより、４つのメモリセルブロック３１ａ〜３１ｄの各々に対応する全てのロウデコーダ３２に供給されるロウプリデコード信号が、ＬレベルからＨレベルに変化する。これにより、外部アクセス動作Ａの期間にリフレッシュ動作が行われる際には、全てのロウデコーダ３２によって、リフレッシュアドレス信号に基づいて、４つのメモリセルブロック３１ａ〜３１ｄのうちの全てのメモリセルブロックの各々に含まれる所定のワード線ＷＬが４つ同時の立上りタイミングで活性化される。その結果、４つのメモリセルブロック３１ａ〜３１ｄのうちの全てのメモリセルブロックの各々に含まれる所定のワード線ＷＬに対して、上記第１実施形態と同様のリフレッシュ動作の読出し動作ＲＦＲＤが行われる。そして、読出し動作ＲＦＲＤが終了すると、アクセス制御回路２５は、次の外部アクセス動作Ｂが開始されるまで待機状態となる。
次に、外部アクセス検知回路２０は、外部アクセス動作Ｂの外部クロックＥＣＬＫを検知することにより、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１およびアクセス制御回路２５に供給する。これにより、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。また、アクセス制御回路２５は、内部クロック生成回路２４により、内部クロックＩＣＬＫ１を１周期分生成する。この内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２５は、内部アクセス動作Ｂを行う。
この第７実施形態では、外部アクセス動作Ｂの期間に内部アクセス動作Ｂを行う際に、メモリセルブロック３１ｂに含まれる所定のワード線ＷＬのみが活性化されるように、メモリセルブロック３１ｂに対応するロウデコーダ３２に供給されるロウプリデコード信号をＬレベルからＨレベルに変化させる。また、メモリセルブロック３１ａ、３１ｃおよび３１ｄに含まれるワード線ＷＬが活性化されないように、メモリセルブロック３１ａ、３１ｃおよび３１ｄの各々に対応するロウデコーダ３２に供給されるロウプリデコード信号をＬレベルに保持する。これにより、外部アクセス動作Ｂの期間では、アクセス制御回路２５からのロウアドレス信号に基づいて、メモリセルブロック３１ｂに含まれる所定のワード線ＷＬのみに対して内部アクセス動作Ｂが行われる。
次に、内部アクセス動作Ｂが終了すると、アクセス制御回路２５に供給されているリフレッシュ要求信号がＨレベルであるので、アクセス制御回路２５は、内部クロック生成回路２４により、リフレッシュ動作を行うための内部クロックＩＣＬＫ２を生成するとともに、リフレッシュ制御回路２２およびロウアドレスバッファ３３にリフレッシュ信号を供給する。この結果、強誘電体メモリは、リフレッシュ動作状態になる。
ここで、第７実施形態では、リフレッシュ信号が供給されたリフレッシュ制御回路２２には、リフレッシュ動作に含まれる読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２のうち、２つ目のサイクルである第１再書込み動作ＲＦＲＳ１のみを要求する分割信号がリフレッシュ分割制御回路２３から供給されている。さらに、第７実施形態では、ロウアドレスバッファ３３にリフレッシュ信号が供給されることにより、４つのメモリセルブロック３１ａ〜３１ｄの各々に対応する全てのロウデコーダ３２に供給されるロウプリデコード信号が、ＬレベルからＨレベルに変化する。これにより、外部アクセス動作Ｂの期間にリフレッシュ動作が行われる際には、全てのロウデコーダ３２によって、リフレッシュアドレス信号に基づいて、４つのメモリセルブロック３１ａ〜３１ｄのうちの全てのメモリセルブロックの各々に含まれる所定のワード線ＷＬが４つ同時の立上りタイミングで活性化される。その結果、４つのメモリセルブロック３１ａ〜３１ｄのうちの全てのメモリセルブロックの各々に含まれる所定のワード線ＷＬに対して、上記第１実施形態と同様のリフレッシュ動作の第１再書込み動作ＲＦＲＳ１が行われる。そして、第１再書込み動作ＲＦＲＳ１が終了すると、アクセス制御回路２５は、次の外部アクセス動作Ｃが開始されるまで待機状態となる。
次に、外部アクセス検知回路２０は、外部アクセス動作Ｃの外部クロックＥＣＬＫを検知することにより、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１およびアクセス制御回路２５に供給する。これにより、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。また、アクセス制御回路２５は、内部クロック生成回路２４により、内部クロックＩＣＬＫ１を１周期分生成する。この内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２５は、内部アクセス動作Ｃを行う。
この第７実施形態では、外部アクセス動作Ｃの期間に内部アクセス動作Ｃを行う際に、メモリセルブロック３１ｃに含まれる所定のワード線ＷＬのみが活性化されるように、メモリセルブロック３１ｃに対応するロウデコーダ３２に供給されるロウプリデコード信号をＬレベルからＨレベルに変化させる。また、メモリセルブロック３１ａ、３１ｂおよび３１ｄに含まれるワード線ＷＬが活性化されないように、メモリセルブロック３１ａ、３１ｂおよび３１ｄの各々に対応するロウデコーダ３２に供給されるロウプリデコード信号をＬレベルに保持する。これにより、外部アクセス動作Ｃの期間では、アクセス制御回路２５からのロウアドレス信号に基づいて、メモリセルブロック３１ｃに含まれる所定のワード線ＷＬのみに対して内部アクセス動作Ｃが行われる。
次に、内部アクセス動作Ｃが終了すると、アクセス制御回路２５に供給されているリフレッシュ要求信号がＨレベルであるので、アクセス制御回路２５は、内部クロック生成回路２４により、リフレッシュ動作を行うための内部クロックＩＣＬＫ２を生成するとともに、リフレッシュ制御回路２２およびロウアドレスバッファ３３にリフレッシュ信号を供給する。この結果、強誘電体メモリは、リフレッシュ動作状態になる。
ここで、第７実施形態では、リフレッシュ信号が供給されたリフレッシュ制御回路２２には、リフレッシュ動作に含まれる読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２のうち、３つ目のサイクルである第２再書込み動作ＲＦＲＳ２のみを要求する分割信号がリフレッシュ分割制御回路２３から供給されている。さらに、第７実施形態では、ロウアドレスバッファ３３にリフレッシュ信号が供給されることにより、４つのメモリセルブロック３１ａ〜３１ｄの各々に対応する全てのロウデコーダ３２に供給されるロウプリデコード信号が、ＬレベルからＨレベルに変化する。これにより、外部アクセス動作Ｃの期間にリフレッシュ動作が行われる際には、全てのロウデコーダ３２によって、リフレッシュアドレス信号に基づいて、４つのメモリセルブロック３１ａ〜３１ｄのうちの全てのメモリセルブロックの各々に含まれる所定のワード線ＷＬが４つ同時の立上りタイミングで活性化される。その結果、４つのメモリセルブロック３１ａ〜３１ｄのうちの全てのメモリセルブロックの各々に含まれる所定のワード線ＷＬに対して、上記第１実施形態と同様のリフレッシュ動作の第２再書込み動作ＲＦＲＳ２が行われる。そして、第２再書込み動作ＲＦＲＳ２が終了すると、ワード線ＷＬ１〜ＷＬ１２８の全てにリフレッシュ動作が行われたので、リフレッシュ制御回路２２は、リフレッシュ要求信号をＬレベルに立下げる。また、アクセス計数回路２１のカウント数がリセットされる。その後、アクセス制御回路２５は、次の外部アクセス動作Ｄが開始されるまで待機状態となる。
次に、上記第１実施形態と同様にして、外部アクセス動作Ｄの期間に、内部アクセス動作Ｄが行われる。この際、アクセス制御回路２５にＨレベルのリフレッシュ要求信号が供給されていないので、アクセス制御回路２５は、内部アクセス動作Ｄの終了後にリフレッシュ動作を行うことなく、次の外部アクセス動作が開始されるまで待機状態となる。
この後は、リフレッシュ動作が行われることなく、内部アクセス動作のみが繰り返し行われる。そして、アクセス計数回路２１のカウント数が再び所定回数（たとえば、１０６回）に達した際に、リフレッシュ制御回路２２は、アクセス制御回路２５にＨレベルのリフレッシュ要求信号を供給する。そして、再び同様の動作によって３つに分割されたリフレッシュ動作が、全てのワード線ＷＬ１〜ＷＬ１２８に対して行われる。
第７実施形態では、上記のように、リフレッシュ動作を、読出し動作ＲＦＲＤと、第１再書込み動作ＲＦＲＳ１と、第２再書込み動作ＲＦＲＳ２との３つに分割するとともに、内部アクセス動作Ａ、ＢおよびＣの後に、それぞれ、読出し動作ＲＦＲＤ、再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２を行うことによって、リフレッシュ動作の読出し動作と書込み動作とを連続して行う場合に比べて、１回の外部アクセス動作の期間に行われるリフレッシュ動作の期間を短くすることができるので、その分、外部アクセス動作の期間（外部クロックＥＣＬＫの周期）を短くすることができる。この結果、データの転送速度を向上させることができる。
また、第７実施形態では、上記のように、所定の外部アクセス動作の期間にリフレッシュ動作を行う際に、４つのメモリセルブロック３１ａ〜３１ｄのうちの全てのメモリセルブロックの各々に含まれる所定のワード線ＷＬに対して同時にリフレッシュ動作を行うことによって、所定の外部アクセス動作の期間にリフレッシュ動作を行う際に、４つのメモリセルブロック３１ａ〜３１ｄのうちの１つのメモリセルブロックに含まれる所定のワード線ＷＬのみに対してリフレッシュ動作を行う場合に比べて、リフレッシュ動作をより早期に完了させることができる。その結果、容易に、ディスターブの累積を効率的に抑制することができる。
なお、第７実施形態のその他の効果は、上記第１実施形態と同様である。
（第８実施形態）
図２２は、本発明の第８実施形態による単純マトリックス型の強誘電体メモリの構成を説明するためのブロック図である。図２３〜図２５は、図２２に示した第８実施形態による単純マトリックス型の強誘電体メモリの遅延回路の回路図である。図２２〜図２５を参照して、この第８実施形態では、上記第７実施形態の構成において、所定の外部アクセス動作の期間にリフレッシュ動作が行われる４つのワード線ＷＬを、互いに異なる立上りタイミングで活性化させる場合について説明する。
すなわち、この第８実施形態では、図２２に示すように、図２０に示した第７実施形態の構成において、ロウアドレスバッファ３３と、メモリセルブロック３１ｂに対応するロウデコーダ３２との間に、遅延回路４１ａが１つ設けられている。また、ロウアドレスバッファ３３と、メモリセルブロック３１ｃに対応するロウデコーダ３２との間に、２つの遅延回路４１ａおよび４１ｂが設けられている。また、ロウアドレスバッファ３３と、メモリセルブロック３１ｄに対応するロウデコーダ３２との間に、３つの遅延回路４１ａ、４１ｂおよび４１ｃが設けられている。遅延回路４１ａ〜４１ｃは、ロウプリデコード信号のロウデコーダ３２への供給を遅延させる機能を有する。
また、上記した遅延回路４１ａ〜４１ｃは、センスアンプ活性化信号のセンスアンプ３６への供給と、ラッチ信号のラッチ列３７への供給とを遅延させる機能も有する。すなわち、メモリセルブロック３１ｂに対応するセンスアンプ３６（ラッチ列３７）には、遅延回路４１ａを介してセンスアンプ活性化信号（ラッチ信号）が供給される。また、メモリセルブロック３１ｃに対応するセンスアンプ３６（ラッチ列３７）には、遅延回路４１ａおよび４１ｂを介してセンスアンプ活性化信号（ラッチ信号）が供給される。また、メモリセルブロック３１ｄに対応するセンスアンプ３６（ラッチ列３７）には、遅延回路４１ａ、４１ｂおよび４１ｃを介してセンスアンプ活性化信号（ラッチ信号）が供給される。
また、遅延回路４１ａは、図２３に示すように、４段のインバータ回路４２ａを４つ含んでいる。４つの４段のインバータ回路４２ａは、それぞれ、メモリセルブロックＢ〜Ｄの各々に対応する３つのロウプリデコード信号、および、センスアンプ活性化信号（ラッチ信号）を遅延させる機能を有する。また、遅延回路４１ｂは、図２４に示すように、４段のインバータ回路４２ｂを３つ含んでいる。３つの４段のインバータ回路４２ｂは、それぞれ、メモリセルブロックＣおよびＤの各々に対応する２つのロウプリデコード信号、および、センスアンプ活性化信号（ラッチ信号）を遅延させる機能を有する。また、遅延回路４１ｃは、図２５に示すように、４段のインバータ回路４２ｃを２つ含んでいる。２つの４段のインバータ回路４２ｃは、それぞれ、メモリセルブロックＤに対応するロウプリデコード信号、および、センスアンプ活性化信号（ラッチ信号）を遅延させる機能を有する。
なお、第８実施形態のその他の構成は、上記第７実施形態と同様である。
図２６は、本発明の第８実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。次に、図２２および図２６を参照して、第８実施形態による単純マトリックス型の強誘電体メモリの動作について説明する。なお、この第８実施形態の動作説明では、上記第１実施形態と同様、図２６における外部アクセス動作Ａが行われる前の外部アクセス動作において、アクセス制御回路２５（図２２参照）にＨレベルのリフレッシュ要求信号が供給されているものとする。
まず、図２２および図２６に示すように、上記第７実施形態と同様にして、メモリセルブロック３１ａに含まれる所定のワード線ＷＬのみに対して内部アクセス動作Ａを行う。
次に、内部アクセス動作Ａが終了すると、アクセス制御回路２５に供給されているリフレッシュ要求信号がＨレベルであるので、アクセス制御回路２５は、内部クロック生成回路２４により、リフレッシュ動作を行うための内部クロックＩＣＬＫ２を生成するとともに、リフレッシュ制御回路２２およびロウアドレスバッファ３３にリフレッシュ信号を供給する。この結果、強誘電体メモリは、リフレッシュ動作状態になる。なお、このリフレッシュ動作は、上記第１実施形態と同様、Ｈレベルのリフレッシュ要求信号がアクセス制御回路２５に供給されてから１２８回目のリフレッシュ動作であるとする。
ここで、第８実施形態では、リフレッシュ信号が供給されたリフレッシュ制御回路２２には、リフレッシュ動作に含まれる読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２のうち、１つ目のサイクルである読出し動作ＲＦＲＤのみを要求する分割信号がリフレッシュ分割制御回路２３から供給されている。さらに、第８実施形態では、ロウアドレスバッファ３３にリフレッシュ信号が供給されることにより、４つのメモリセルブロック３１ａ〜３１ｄの各々に対応する全てのロウデコーダ３２に供給されるロウプリデコード信号が、ＬレベルからＨレベルに変化する。
この際、第８実施形態では、メモリセルブロック３１ｂに対応するロウデコーダ３２に供給されるＨレベルのロウプリデコード信号は、１つの遅延回路４１ａにより、メモリセルブロック３１ａに対応するロウデコーダ３２に供給されるＨレベルのロウプリデコード信号に比べて所定の期間Ｔ（たとえば、約２ｎｓ〜約５ｎｓ）だけ遅延される。また、メモリセルブロック３１ｃに対応するロウデコーダ３２に供給されるＨレベルのロウプリデコード信号は、２つの遅延回路４１ａおよび４１ｂにより、メモリセルブロック３１ｂに対応するロウデコーダ３２に供給されるＨレベルのロウプリデコード信号に比べて所定の期間Ｔだけ遅延される。また、メモリセルブロック３１ｄに対応するロウデコーダ３２に供給されるＨレベルのロウプリデコード信号は、３つの遅延回路４１ａ〜４１ｃにより、メモリセルブロック３１ｃに対応するロウデコーダ３２に供給されるＨレベルのロウプリデコード信号に比べて所定の期間Ｔだけ遅延される。これにより、第８実施形態では、外部アクセス動作Ａの期間にリフレッシュ動作（読出し動作ＲＦＲＤ）が行われる４つのワード線ＷＬは、互いに異なる立上りタイミングで活性化される。
なお、リフレッシュ動作（読出し動作ＲＦＲＤ）が行われる４つのワード線ＷＬの立上りタイミングを異ならせた場合には、データが読み出されるタイミングが異なるので、この第８実施形態では、メモリセルブロック３１ｂ〜３１ｄの各々に対応するセンスアンプ３６（ラッチ列３７）に供給されるセンスアンプ活性化信号（ラッチ信号）も、遅延回路４１ａ〜４１ｃにより所定の期間Ｔだけ遅延させる。
そして、読出し動作ＲＦＲＤが終了すると、アクセス制御回路２５は、次の外部アクセス動作Ｂが開始されるまで待機状態となる。この後、上記した外部アクセス動作Ａの期間と同様、外部アクセス動作Ｂの期間に、内部アクセス動作Ｂおよびリフレッシュ動作（第１再書込み動作ＲＦＲＳ１）が行われるとともに、外部アクセス動作Ｃの期間に、内部アクセス動作Ｃおよびリフレッシュ動作（第２再書込み動作ＲＦＲＳ２）が行われる。また、外部アクセス動作Ｄの期間に、リフレッシュ動作が行われずに、内部アクセス動作Ｄのみが行われる。
第８実施形態では、上記のように、リフレッシュ動作を、読出し動作ＲＦＲＤと、第１再書込み動作ＲＦＲＳ１と、第２再書込み動作ＲＦＲＳ２との３つに分割するとともに、内部アクセス動作Ａ、ＢおよびＣの後に、それぞれ、読出し動作ＲＦＲＤ、再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２を行うことによって、上記第７実施形態と同様、外部アクセス動作の期間（外部クロックＥＣＬＫの周期）を短くすることができるので、データの転送速度を向上させることができる。
また、第８実施形態では、上記のように、所定の外部アクセス動作の期間にリフレッシュ動作を行う際に、４つのメモリセルブロック３１ａ〜３１ｄのうちの全てのメモリセルブロックの各々に含まれる所定のワード線ＷＬに対して同時にリフレッシュ動作を行うことによって、上記第７実施形態と同様、リフレッシュ動作を早期に完了させることができるので、容易に、ディスターブの累積を効率的に抑制することができる。この場合、所定の外部アクセス動作の期間にリフレッシュ動作が行われる４つのワード線ＷＬを、互いに異なる立上りタイミングで活性化させることによって、４つのワード線ＷＬの各々が活性化状態となっている期間を互いにずらすことができるので、４つのワード線ＷＬの各々が同時に活性化状態となる期間を短くすることができる。これにより、動作電流がピークに達する期間を短くすることができるので、電源線に発生するノイズを低減することができる。その結果、メモリの動作信頼性を向上させることができる。
なお、第８実施形態のその他の効果は、上記第１実施形態と同様である。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記第１〜第８実施形態では、内部アクセス動作の終了後にリフレッシュ動作を行う例を示したが、本発明はこれに限らず、内部アクセス動作の前にリフレッシュ動作を行ってもよい。また、内部アクセス動作の前にリフレッシュ動作を行う場合と、内部アクセス動作の後にリフレッシュ動作を行う場合と、内部アクセス動作の前後の両方にリフレッシュ動作を行う場合とがあってもよい。
上記第１〜第８実施形態では、外部アドレス信号が供給される外部アクセス動作の例を示したが、本発明はこれに限らず、外部アドレス信号以外のデータがコマンドとして外部アクセス検知回路に供給されるような外部アクセス動作が行われるメモリに適用してもよい。
また、上記第１〜第８実施形態では、リフレッシュ動作を選択されたワード線ＷＬに繋がるメモリセル全体に対して一括で行う場合について説明したが、本発明はこれに限らず、所定のワード線ＷＬと所定のビット線ＢＬとが交差する位置の所定の１つのメモリセル毎にリフレッシュ動作を行う場合にも、同様に適用可能である。
また、上記第１〜第８実施形態では、ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬの間に配置された強誘電体膜とによりメモリセルが形成される単純マトリックス型の強誘電体メモリに適用した例を示したが、本発明はこれに限らず、ディスターブが生じる１トランジスタ型の誘電体メモリにも同様に適用可能である。また、リフレッシュが必要なＤＲＡＭなどの、強誘電体メモリ以外の他のメモリにも適用可能である。
また、上記第５実施形態では、読出し動作ＩＡＲＤの後に追加サイクルを行う例を示したが、本発明はこれに限らず、図２７および図２８に示す第５実施形態の変形例のように、追加サイクルの後に読出し動作ＩＡＲＤを行ってもよい。このように構成すると、読出し動作ＩＡＲＤを行った際に選択ワード線に接続されているメモリセルにデータ「Ｌ」（データ「０」）が書き込まれる。したがって、選択ワード線に接続されているメモリセルにデータ「Ｈ」（データ「１」）を再書き込みする場合には、図２７に示すように、第１実施形態の図５に示した第１再書込み動作ＩＡＲＳ１および第２再書込み動作ＩＡＲＳ２と同様に第１再書込み動作ＩＡＲＳ１および第２再書込み動作ＩＡＲＳ２を行う。一方、選択ワード線に接続されているメモリセルにデータ「Ｌ」を再書き込みする場合には、図２８に示すように、第１実施形態の図６に示した第１再書込み動作ＩＡＲＳ１および第２再書込み動作ＩＡＲＳ２と同様に第１再書込み動作ＩＡＲＳ１および第２再書込み動作ＩＡＲＳ２を行う。
また、上記実施形態５では、内部アクセス動作の場合にのみインプリント防止のための追加サイクルを行う例を示したが、本発明はこれに限らず、リフレッシュ動作においても、インプリント防止のための追加サイクルを行ってもよい。この場合、リフレッシュ動作は、リフレッシュ分割制御回路によって４分割されて行われる。
また、上記第７および第８実施形態では、４つのメモリセルブロックによって構成されたメモリセルアレイを含むメモリについて説明したが、本発明はこれに限らず、メモリセルアレイが４つ以外の複数のメモリセルブロックによって構成されていてもよい。
本発明の第１実施形態による単純マトリックス型の強誘電体メモリの全体構成を示したブロック図である。 図１に示した第１実施形態による単純マトリックス型の強誘電体メモリのメモリセルアレイの構成を説明する概略図である。 図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの動作制御回路の構成を説明するためのブロック図である。 本発明の第１実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。 本発明の第１実施形態による単純マトリックス型の強誘電体メモリの内部アクセス動作を説明するための電圧波形図である。 本発明の第１実施形態による単純マトリックス型の強誘電体メモリの内部アクセス動作を説明するための電圧波形図である。 本発明の第１実施形態による単純マトリックス型の強誘電体メモリの分割されたリフレッシュ動作を説明するための電圧波形図である。 本発明の第２実施形態による単純マトリックス型の強誘電体メモリの動作制御回路の構成を説明するためのブロック図である。 本発明の第２実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。 本発明の第２実施形態による単純マトリックス型の強誘電体メモリの動作制御回路の構成を説明するためのブロック図である 本発明の第３実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。 本発明の第４実施形態による単純マトリックス型の強誘電体メモリの動作制御回路の構成を説明するためのブロック図である。 本発明の第４実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。 リフレッシュ動作を行う外部アクセス動作の回数と、リフレッシュ動作電流との関係を示す図である。 本発明の第５実施形態による単純マトリックス型の強誘電体メモリの動作制御回路の構成を説明するためのブロック図である。 本発明の第５実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。 本発明の第５実施形態による単純マトリックス型の強誘電体メモリの内部アクセス動作を説明するための電圧波形図である。 本発明の第５実施形態による単純マトリックス型の強誘電体メモリの内部アクセス動作を説明するための電圧波形図である。 本発明の第６実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。 本発明の第７実施形態による単純マトリックス型の強誘電体メモリの構成を説明するためのブロック図である。 本発明の第７実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。 本発明の第８実施形態による単純マトリックス型の強誘電体メモリの構成を説明するためのブロック図である。 図２２に示した第８実施形態による単純マトリックス型の強誘電体メモリの遅延回路の回路図である。 図２２に示した第８実施形態による単純マトリックス型の強誘電体メモリの遅延回路の回路図である。 図２２に示した第８実施形態による単純マトリックス型の強誘電体メモリの遅延回路の回路図である。 本発明の第８実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。 本発明の変形例による単純マトリックス型の強誘電体メモリの内部アクセス動作を説明するための電圧波形図である。 本発明の変形例による単純マトリックス型の強誘電体メモリの内部アクセス動作を説明するための電圧波形図である。
符号の説明
１４、３７ ラッチ列（ラッチ手段）
１７ メモリセル
２０、２０ａ、２０ｂ、２０ｃ 外部アクセス検知回路（外部アクセス検知手段）
２１、２１ａ アクセス計数回路（外部アクセス計数手段）
２２、２２ａリフレッシュ制御回路（リフレッシュ制御手段）
２３ リフレッシュ分割制御回路（リフレッシュ分割制御回路）
２５、２５ａ、２５ｂ、２５ｃ、２５ｄアクセス制御回路（アクセス制御手段）
２７、２７ａ リフレッシュ判定回路（リフレッシュ判定手段）
２８ インプリント防止制御回路
３１ａ、３１ｂ、３１ｃ、３１ｄ メモリセルブロック
ＩＡＲＤ 読出し動作
ＩＡＲＳ１ 第１再書込み動作
ＩＡＲＳ２ 第２再書込み動作
ＲＦＲＤ読出し動作
ＲＦＲＳ１ 第１再書込み動作動作
ＲＦＲＳ２ 第２歳書込み動作動作
ＢＬビット線
ＷＬ ワード線

Claims (10)

  1. 外部アクセス動作に基づいて、内部アクセス動作を行うアクセス制御手段と、
    リフレッシュ動作を行うリフレッシュ制御手段と、
    前記リフレッシュ動作を、読出し動作と再書込み動作とに分割するリフレッシュ分割制御手段とを備え、
    前記読出し動作と前記再書込み動作とは、それぞれ、異なる前記外部アクセス動作に対応する異なる前記内部アクセス動作の前および後の少なくともどちらか一方に行われる、メモリ。
  2. 前記リフレッシュ分割制御手段は、第１データを書き込む第１再書込み動作と第２データを書き込む第２再書込み動作とに前記再書込み動作を分割し、
    前記読出し動作、前記第１再書込み動作および前記第２再書込み動作は、それぞれ、異なる前記外部アクセス動作に対応する異なる前記内部アクセス動作の前および後の少なくともどちらか一方に行われる、請求項１に記載のメモリ。
  3. 前記リフレッシュ動作の読出し動作によって読み出されたデータを保持するラッチ手段をさらに備えた、請求項１または２に記載のメモリ。
  4. 前記外部アクセス動作を検知する外部アクセス検知手段と、
    前記外部アクセス検知手段により前記外部アクセス動作が検知されたことと、前記アクセス制御手段の動作状態とに基づいて、リフレッシュ動作を行うかどうかを判定するリフレッシュ判定手段とをさらに備え、
    前記アクセス制御手段は、前記リフレッシュ判定手段の判定結果に基づいて、前記内部アクセス動作の前および後の少なくともどちらか一方にリフレッシュ動作を行う、請求項１〜３のいずれか１項に記載のメモリ。
  5. 前記外部アクセス動作のアクセス回数を計数する外部アクセス計数手段をさらに備え、
    前記アクセス制御手段は、前記外部アクセス計数手段によって計数されたアクセス回数に基づいて前記リフレッシュ動作を行う、請求項１〜４のいずれか１項に記載のメモリ。
  6. 前記外部アクセス動作の回数に因らず、前記リフレッシュ動作を行う、請求項１〜４のいずれか１項に記載のメモリ。
  7. 互いに交差するように配置されたビット線およびワード線と、
    前記ビット線および前記ワード線の交差する位置に配置されたメモリセルとをさらに備え、
    前記内部アクセス動作は、
    読出し動作と、
    再書込み動作と、
    前記リフレッシュ動作が行われない場合に、前記内部アクセス動作の読出し動作および再書込み動作時に選択されたメモリセルに印加される電位差が相殺されるように、前記ワード線および前記ビット線に電圧を印加する追加サイクルとを含む、請求項１〜６のいずれか１項に記載のメモリ。
  8. 前記リフレッシュ動作の再書込み動作は、第１データを書き込む第１再書込み動作と第２データを書き込む第２再書込み動作とを含み、
    前記リフレッシュ動作の読出し動作は、第１外部アクセス動作に対応する第１内部アクセス動作の前および後の少なくともどちらか一方に行われ、
    前記リフレッシュ動作の第１再書込み動作および第２再書込み動作は、第２外部アクセス動作に対応する第２内部アクセス動作の前および後の少なくともどちらか一方に行われる、請求項１に記載のメモリ。
  9. 複数のワード線をそれぞれ含む複数のメモリセルブロックをさらに備え、
    所定の前記外部アクセス動作の期間に、前記内部アクセス動作と共に前記リフレッシュ動作を行う際には、前記複数のメモリセルブロックのうちの２つ以上のメモリセルブロックの各々に含まれる前記ワード線に対してリフレッシュ動作が行われる、請求項１〜８のいずれか１項に記載のメモリ。
  10. 前記所定の外部アクセス動作の期間に、前記内部アクセス動作と共に前記リフレッシュ動作を行う際に、前記リフレッシュ動作が行われる前記２つ以上のメモリセルブロックの各々に含まれる前記ワード線は、互いに異なる立上りタイミングで活性化される、請求項９に記載のメモリ。
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