CN106469567A - 半导体存储器装置 - Google Patents

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Abstract

提供了一种半导体存储器装置。所述半导体存储器装置包括：存储器单元；感测电路，通过第一位线以及与第一位线不同的第二位线连接到存储器单元，感测电路被构造为感测存储在存储器单元中的数据；以及位线电压控制电路，通过第一位线和第二位线连接到存储器单元，位线电压控制电路被构造为将第一位线预充电到小于电源电压的第一电压并且将第二位线预充电到小于电源电压且与第一电压不同的第二电压。

Description

半导体存储器装置
本申请要求于2015年8月18日提交到韩国知识产权局的第10-2015-0116014号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
与一个或更多个示例性实施例一致的装置和方法涉及一种半导体存储器装置。
背景技术
半导体存储器装置涉及一种用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等的半导体来实现的存储装置。半导体存储器装置主要分为易失性存储器装置和非易失性存储器装置。
当电源中断时易失性存储器装置丢失存储在其中的数据。易失性存储器装置包括静态随机存取存储器(RAM)(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。
非易失性存储器装置即使在电源中断时也保留存储在其中的数据。非易失性存储器装置包括只读存储器(ROM)、可编程的ROM(PROM)、电可编程的ROM(EPROM)、电可擦除和可编程的ROM(EEPROM)、闪存装置、电阻式存储器装置(例如，相变RAM(PRAM)、铁电RAM(FRAM)、电阻RAM(RRAM))等。
发明内容
一个或更多个示例性实施例的多个方面提供了具有提高的读取操作速度的半导体存储器装置。
一个或更多个示例性实施例的多个方面也提供了能够降低在读取操作期间位线消耗的功率的半导体存储器装置。
一个或更多个示例性实施例的多个方面也提供了具有通过使读取操作期间单元之间的干扰最小化而改善操作稳定性的半导体存储器装置。
应该注意的是，本公开的对象不限于上述对象，对本领域的技术人员而言，通过下面的描述本公开的其它对象将是明显的。
根据示例性实施例的一方面，提供了一种半导体存储器装置，所述半导体存储器装置包括；存储器单元；感测电路，通过第一位线以及与第一位线不同的第二位线连接到存储器单元，感测电路被构造为感测存储在存储器单元中的数据；以及位线电压控制电路，通过第一位线和第二位线连接到存储器单元，位线电压控制电路被构造为将第一位线预充电到小于电源电压的第一电压并且将第二位线预充电到小于电源电压且与第一电压不同的第二电压。
位线电压控制电路可以包括第一晶体管和第二晶体管；第一电压可以比电源电压小第二晶体管的第二阈值电压，第二电压可以比电源电压小第一晶体管的第一阈值电压。
第一晶体管的第一栅极节点可以连接到第二位线，第二晶体管的第二栅极节点可以连接到第一位线。
位线电压控制电路还可以包括连接在第一晶体管的第一栅极节点和第一漏极节点之间的第三晶体管以及连接在第二晶体管的第二栅极节点与第二漏极节点之间的第四晶体管。
第一晶体管至第四晶体管中的每个可以是p型MOSFET。
位线电压控制电路可以被构造为在预充电操作期间将第一位线预充电到第一电压并且将第二位线预充电到第二电压，并且被构造为在继预充电操作之后的读取操作期间放大第一电压和第二电压之间的差值。
位线电压控制电路可以被构造为在由感测电路进行的感测操作完成后使第一位线处的电压与第二位线处的电压均衡。
根据另一个示例性实施例的一方面，提供了一种半导体存储器装置，所述半导体存储器装置包括：存储器单元，连接在第一位线与第二位线之间；以及位线电压控制电路，连接在第一位线与第二位线之间，位线电压控制电路被构造为将第一预充电电压施加到第一位线并且将第二预充电电压施加到第二位线，其中，位线电压控制电路包括第一晶体管、第二晶体管、第一开关和第二开关，其中，第一晶体管的第一栅极节点连接到第二位线，其中，第一晶体管的第一栅极节点和第一漏极节点连接到第一开关，其中，第二晶体管的第二栅极节点连接到第一位线，其中，第二晶体管的第二栅极节点和第二漏极节点连接到第二开关。
第一预充电电压可以不同于第二预充电电压。
第一预充电电压可以比电源电压小第二晶体管的第二阈值电压，第二预充电电压可以比电源电压小第一晶体管的第一阈值电压。
在对第一位线和第二位线执行预充电操作时第一开关和第二开关可以接通。
第一开关和第二开关可以在对存储器单元执行感测操作时断开。
第一开关和第二开关中的每个可以包括p型MOSFET。
位线电压控制电路还可以包括连接在第一晶体管的第一漏极节点与第一位线之间的第三开关，以及连接在第二晶体管的第二漏极节点和第二位线之间的第四开关。
在对存储器单元执行感测操作时第三开关和第四开关可以接通。
第三开关和第四开关中的每个包括p型MOSFET。
根据另一个示例性实施例的一方面，提供了一种半导体存储器装置，其包括：存储器单元；感测电路，被构造为感测存储在存储器单元中的数据；以及位线电压控制电路，通过第一位线和第二位线连接到存储器单元，其中，位线电压控制电路被构造为在预充电阶段期间将第一预充电电压施加到第一位线并且将第二预充电电压施加到第二位线，第一预充电电压不同于第二预充电电压，其中，在感测阶段期间，在第一位线处的第一电压减小，在第二位线处的第二电压增大。
位线电压控制电路可以包括第一晶体管和第二晶体管；第一晶体管的第一栅极节点可以连接到第二位线，第二晶体管的第二栅极节点可以连接到第一位线。
第一预充电电压可以比电源电压小第二晶体管的第二阈值电压，第二预充电电压可以比电源电压小第一晶体管的第一阈值电压。
位线电压控制电路还可以包括连接在第一晶体管的第一栅极节点和第一漏极节点之间的第一开关以及连接在第二晶体管的第二栅极节点与第二漏极节点之间的第二开关。
第一开关和第二开关可以在预充电阶段期间接通。
位线电压控制电路还可以包括连接在第一晶体管的第一漏极节点与第一位线之间的第三开关以及连接在第二晶体管的第二漏极节点与第二位线之间的第四开关。
第三开关和第四开关可以在感测阶段期间接通。
存储器单元可以是静态随机存取存储器(SRAM)单元。
根据另一个示例性实施例的一方面，提供了一种半导体存储器装置，所述半导体存储器装置包括：存储器单元，连接在第一位线与第二位线之间；以及位线电压控制电路，连接在第一位线与第二位线之间，位线电压控制电路被构造为将小于电源电压的第一预充电电压施加到第一位线并且将小于电源电压且与第一预充电电压不同的第二预充电电压施加到第二位线。
位线电压控制电路可以包括第一晶体管、第二晶体管、第一开关和第二开关；第一晶体管的第一栅极节点可以连接到第二位线；第一晶体管的第一栅极节点和第一漏极节点可以连接到第一开关；第二晶体管的第二栅极节点可以连接到第一位线；第二晶体管的第二栅极节点和第二漏极节点可以连接到第二开关。
第一预充电电压可以比电源电压小第二晶体管的第二阈值电压，第二预充电电压可以比电源电压小第一晶体管的第一阈值电压。
附图说明
通过参照附图详细地描述示例性实施例，上述和其它方面和特征将变得更加明显，在附图中：
图1是根据一个或更多个示例性实施例的半导体存储器装置的框图；
图2是根据一个或更多个示例性实施例的半导体存储器装置的示例电路图；
图3和图4是示出图1中示出的第一存储器单元的示例构造的图；
图5是示出图1的感测电路的示例构造的图；
图6至图9是根据一个或更多个示例性实施例详细地示出感测电路的感测操作的图；
图10是示出已经发生了晶体管之间的不匹配的感测电路的示例构造的图；
图11至图14是详细地示出图10的感测电路的感测操作的图；
图15是根据示例性实施例的图2的表示开关的构造的位线电压控制电路的等效电路图；
图16是示出根据一个或更多个示例性实施例的半导体存储器装置的操作的时序图；
图17至图19是示出根据一个或更多个示例性实施例的表示开关的构造的位线电压控制电路的等效电路的操作的图；
图20是示出根据一个或更多个示例性实施例的半导体存储器装置的图；
图21是包括根据一个或更多个示例性实施例的半导体存储器装置的电子系统的框图；
图22和图23是示出可以利用根据一个或更多个示例性实施例的半导体存储器装置的半导体系统的示例的图。
具体实施方式
现在在下文中将参照附图更充分地描述示例性实施例。然而，示例性实施例可以以不同的形式来实施，并且不应该被解释为受限于这里阐述的示例性实施例。相反，提供了这些示例性实施例使得本公开将是彻底的和完整的，并将向本领域的技术人员充分地传达发明构思的范围。在整个说明书中相同的附图标号指示相同的组件。在附图中，为了清晰起见夸大了层和区域的厚度。
除非这里另外指出或上下文明显矛盾，否则术语“一个(种、者)”和“所述(该)”及类似用语在描述示例性实施例的环境中的使用(尤其是在权利要求书的环境中的使用)将被解释为涵盖单数形式和复数形式。除非另有说明，否则术语“包含”、“具有”、“包括”和“含有”将被解释为开放式术语(即，意味着“包括，但不限于，”)。
除非另有定义，否则这里使用的所有技术术语和科学术语具有与示例性实施例所属领域的普通技术人员通常理解的含义相同含义。需注意的是，除非另外具体说明，否则使用这里提供的任意和全部示例或示例性术语的使用仅意图更好地说明示例性实施例，并不限制发明的范围。此外，除非另有定义，否则在通用的字典中定义的所有术语可以不被过度地解释。
将参照透视图、剖视图和/或平面图来描述示例性实施例。因此，可以根据制造技术和/或公差对示例性视图的外形进行修改。即，所描述的示例性实施例不意图限制本发明的范围，而意图涵盖可由于制造工艺上的改变引起的所有改变和修改。因此，图中示出的区域以示意的形式示出，而且区域的形状通过说明性的方式被简单示出，并不作为限制。
在下面的描述中，将把静态RAM(SRAM)描述为存储器装置的示例。然而，将理解的是，根据一个或更多个其它示例性实施例的存储器装置不限于将在下文中描述的SRAM。
一个或更多个示例性实施例的方面涉及提高包括差分位线的SRAM单元的读取速度、稳定单元之间的干扰并且降低位线功耗的位线电压控制电路。通常，在读取操作之前，SRAM的两条位线通过位线电压控制电路预充电到电源电压VDD。在读取操作期间，SRAM的所述两条位线左浮置。如果选择的SRAM单元连接到所述两条位线，那么所述两条位线之间的电压差根据存储在SRAM单元中的数据而变大。
对于高集成度，SRAM单元包括小晶体管。因此，用来在读取操作期间获得两条位线之间的电压差的单元电流的量小。相反，因为位线被许多SRAM单元共用所以位线的电容大。结果，花费相对长的时间来增大在感测电路的偏置电压之上的两条位线之间的电压差，从而使读取操作减缓。
根据示例性实施例的一方面，除了在读取操作期间的SRAM单元的操作之外，通过使用包括交叉耦合晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET))的位线电压控制电路来获得两条位线之间的电压差，从而提高读取操作速度。
根据示例性实施例的一方面，位线电压控制电路可以在预充电阶段期间二极管连接到两条位线以分别将位线预充电到比电源电压VDD小晶体管的阈值电压(例如，预定的阈值电压)的电压，并且可以在感测阶段期间交叉耦合到两条位线以执行读取操作。以这种方式，如果位线中的一条位线处的电压通过SRAM单元变得较小，则在另一条位线处的电压通过交叉耦合的晶体管变得较大，因此，两条位线之间的电压差可以在感测电路的偏置电压之上增大得更快。
另外，根据示例性实施例的一方面，每条位线预充电到比电源电压VDD小各自的晶体管的阈值电压Vth的电压，并且由于读取操作的改善造成用于使SRAM单元连接到位线的时间变短，使得位线电压的摇摆宽度(swing width)减小。结果，可以减小由位线消耗的功率。
另外，根据示例性实施例的一方面，每条位线在预充电阶段期间被预充电到比电源电压VDD小各自的晶体管的阈值电压Vth的电压，因此干扰在字线接通时引入选择的字线中的噪声。结果，可以降低由于半选的SRAM的干扰，并且可以改善存储器的操作稳定性。
在下文中，将参照图1至图19描述根据一个或更多个示例性实施例的半导体存储器装置。
图1是根据一个或更多个示例性实施例的半导体存储器装置1的框图。图2是根据一个或更多个示例性实施例的半导体存储器装置1的示例电路图。图3和图4是示出图1中所示的第一存储器单元的示例构造的图。图5是示出图1的感测电路(S/A)40的示例构造的图。
参照图1，半导体存储器装置1可以包括字线驱动器10、存储器单元组20、位线电压控制电路30和感测电路40。
字线驱动器10可以连接到存储器单元组20的存储器单元20-1至20-n中的每个存储器单元。存储器单元组20可以包括多个存储器单元20-1至20-n。在一个或更多个示例性实施例中，存储器单元20-1至20-n中的每个存储器单元可以是静态RAM(SRAM)。然而，存储器单元的类型不限于SRAM，但是在一个或更多个其它示例性实施例中可以是其它类型的存储器单元。
位线电压控制电路30可以通过第一位线BL和第二位线BLB连接到存储器单元20-1至20-n中的每个存储器单元，可以将第一位线BL预充电到比电源电压VDD低的第一预充电电压V1，并且可以将第二位线BLB预充电到比电源电压VDD低的第二预充电电压V2。第一预充电电压V1不同于第二预充电电压V2。将在下面更详细地描述位线电压控制电路30的操作。
感测电路40可以通过第一位线BL和第二位线BLB连接到存储器单元20-1至20-n中的每个存储器单元以感测存储在存储器单元20-1至20-n中的每个存储器单元中的数据。感测电路40可以实现为，但不限于，如图1中示出的感测放大器。将在下面更详细地描述感测电路40的操作。
以下，将详细地描述半导体存储器装置1的构造和操作。
字线驱动器10可以将字线信号WL1至WLn分别施加到存储器单元20-1至20-n。具体地，当半导体存储器装置1执行读取操作时，字线驱动器10将字线信号WL1至WLn分别施加到存储器单元20-1至20-n以选择存储器单元20-1至20-n。
存储器单元组20可以包括多个存储器单元20-1至20-n。多个存储器单元20-1至20-n可以设置在一些块中。即，每个块可以包括多个存储器单元20-1至20-n中的一些。
数据可以以将数据写入存储器的各种方式(包括相关领域中已熟知的方式)中的任意一种方式存储在存储器单元20-1至20-n中的每个存储器单元中。
如图2中示出的，根据一个或更多个示例性实施例的存储器单元20-1至20-n中的每个存储器单元可以包括一对反相器以及第一通过晶体管和第二通过晶体管。第一通过晶体管MN1和第二通过晶体管MN2中的每个的栅极节点可以连接到第一字线信号WL1。
图3和图4是示出多个存储器单元20-1至20-n之中的第一存储器单元20-1的示例构造的图。
参照图3和图4，一对反相器可以用于存储数据。在这里，为了便于示出，存储在存储器单元20-1至20-n中的每个存储器单元中的数据在下面被限定为如表1中示出的：
表1
数据 第一节点(SN1) 第二节点(SN2)
0 L H
1 H L
如可以从表1看出的，它限定了当第一节点SN1的电压电平是第一电平(例如，低电平L)并且第二节点SN2的电压电平是第二电平(例如，高电平H)时，数据0被存储在存储器单元20-1至20-n中的每个存储器单元中。此外，它限定了当第一节点SN1的电压电平是第二电平(例如，高电平H)并且第二节点SN2的电压电平是第一电平(例如，低电平L)时，数据1被存储在存储器单元20-1至20-n中的每个存储器单元中。
在图3和图4中，第一通过晶体管和第二通过晶体管中的每个被构造为当施加了处于第二电平(例如，高电平)的第一字线信号WL1时而接通的NMOS晶体管(例如，n型MOSFET)。然而，第一通过晶体管和第二通过晶体管中的每个的类型不限于NMOS晶体管。在一个或更多个示例性实施例中，第一通过晶体管和第二通过晶体管中的每个可以被构造为当施加了处于第一电平(例如，低电平)的第一字线信号WL1时而接通的PMOS晶体管(例如，p型MOSFET)。
当对存储器单元20-1至20-n中的每个存储器单元执行读取操作时，无论存储在存储器单元20-1至20-n中的每个存储器单元中的数据是0还是1，它被传输到输出级。对第一存储器单元20-1执行的读取操作步骤如下：在第一位线BL和第二位线BLB被预充电到某电压之后，第一字线信号WL变为“1”使得第一存储器单元20-1的第一节点SN1和第二节点SN2分别连接到第一位线BL和第二位线BLB。随后，第一位线BL和第二位线BLB处的电压根据存储在第一存储器单元20-1中的数据而改变，感测电路40感测在第一位线BL和第二位线BLB处的电压并将感测到的电压传输到输出级。
当开始执行对存储器单元20-1至20-n中的每个存储器单元的读取操作时，多个存储器单元20-1至20-n中的所选的一个存储器单元的字线信号变为“1”。例如，我们认为第一字线信号WL1变为“1”使得对第一存储器单元20-1执行读取操作。当存储在第一存储器单元20-1中的数据是“0”(即，第一节点SN1的电压电平是第一电平(例如，低电平)并且第二节点SN2的电压电平是第二电平(例如，高电平))时，单元电流从第一位线BL流入到第一存储器单元20-1中，因此，第一位线BL处的电压减小而第二位线BLB处的电压增大。因此，在第一位线BL与第二位线BLB之间获得电压差并且电压差被传输到感测电路40，使得感测电路40执行感测操作。感测电路40的感测操作基于第一位线BL与第二位线BLB之间的电压差来执行。感测到位线中的一条位线处的电压已经减小，感测电路40基于感测结果将0或1的数字输出传输到最终的输出级。
图5是示出图1的感测电路40的示例构造的图。图6至图9是详细地示出感测电路的感测操作的图。
参照图5，感测电路40可以通过第一位线BL和第二位线BLB连接到存储器单元20-1至20-n中的每个存储器单元。感测电路40可以通过感测第一位线BL和第二位线BLB处的电压的改变来感测存储在存储器单元20-1至20-n中的每个存储器单元中的数据。感测电路40可以包括第十一至第十四PMOS晶体管MP11、MP12、MP13和MP14以及第十一至第十三NMOS晶体管MN11、MN12和MN13。另外，形成感测电路40的输出级Out1和Out2的反相器可以连接到第十三PMOS晶体管MP13和第十四PMOS晶体管MP14的漏极节点。
在感测电路40中，第十一PMOS晶体管MP11和第十一NMOS晶体管MN11的公共栅极节点可以连接到第十二PMOS晶体管MP12的漏极节点和第十二NMOS晶体管MN12的漏极节点。另外，第十二PMOS晶体管MP12和第十二NMOS晶体管MN12的公共栅极节点可以连接到第十一PMOS晶体管MP11的漏极节点和第十一NMOS晶体管MN11的漏极节点。此外，第十三PMOS晶体管MP13和第十四PMOS晶体管MP14的公共栅极节点可以连接到用于使能感测电路40的使能信号线。第十一NMOS晶体管MN11和第十二NMOS晶体管MN12的公共源极可以通过用作选择晶体管的第十三NMOS晶体管MN13以地电位为基准。当感测放大器使能信号被激活时，第十一NMOS晶体管MN11和第十二NMOS晶体管MN12的公共源极可以以地电位为基准。因此，感测电路40的感测操作是可行的。
现在将参照图6至图9，假设(为了便于描述)施加到第一位线BL的电压是0.85V，而施加到第二位线BLB的电压是1V。随后，施加到第十一NMOS晶体管MN11的栅极节点的电压变为1V，施加到第十二NMOS晶体管MN12的栅极节点的电压变为0.85V。因此，根据施加的感测放大器使能信号，第十一NMOS晶体管MN11的下拉电流的量变得大于第十二NMOS晶体管MN12的下拉电流的量，第一位线BL处的电压与第二位线BLB处的电压之间的差响应于正反馈信号而变得较大，从而产生上拉电流。结果，第一位线BL处的电压变为0V，第二位线BLB处的电压变为1V，使得电压信号可以以数字信号的形式。以这种形式，可以执行感测电路40的感测操作。
在这方面，存在在制造感测电路40的工艺期间由于工艺变化而可能发生晶体管之间的不匹配的问题。现在将参照图10至图14描述包括晶体管之间的不匹配的感测电路40的操作。
图10是示出已经发生了晶体管之间的不匹配的感测电路的示例构造的图。图11至图14是详细地示出图10的由感测电路进行的感测操作的图。
图10示出其中不匹配出现在用作下拉晶体管的第十一NMOS晶体管MN11与第十二NMOS晶体管MN12之间的示例。具体地，在示例中，第十一NMOS晶体管MN11的阈值电压比第十二NMOS晶体管MN12的阈值电压大0.2V。如果不匹配发生在呈对称结构的晶体管之间，那么感测电路40不能正常地执行感测操作并且可能错误地操作。
现在将参照图11至图14，假设(为了便于描述)施加到第一位线BL的电压是0.85V，而施加到第二位线BLB的电压是1V。随后，施加到第十一NMOS晶体管MN11的栅极节点的电压变为1V，施加到第十二NMOS晶体管MN12的栅极节点的电压变为0.85V。然而，因为第十一NMOS晶体管MN11的阈值电压比第十二NMOS晶体管MN12的阈值电压大0.2V，所以第十二NMOS晶体管MN12的下拉电流的量变得大于第十一NMOS晶体管MN11的下拉电流的量，并且响应于正反馈信号，第二位线BLB处的电压变得小于第一位线BL处的电压。因此，第一位线BL处的电压变为1V，第二位线BLB处的电压变为0V，使得错误的数字信号可以在电压信号转变为数字信号的过程中输出。结果，在由感测电路40进行的感测操作中发生错误。
即使当这样的不匹配发生在晶体管之间时，也能够通过使感测操作延迟直到第一位线BL与第二位线BLB之间的电压差变得大于感测电路40的偏置电压来防止感测电路40被错误地操作。
随着半导体存储器装置的制造工艺变得越来越复杂以及工艺变化变得较大，在感测电路40中的呈对称结构的晶体管之间的不匹配更可能发生。因此，感测电路40的偏置电压增大，直到第一位线BL与第二位线BLB之间的电压差变得大于感测电路40的偏置电压的等待时间也增加。这减慢整个读取操作，并增加用于产生第一位线BL与第二位线BLB之间的电压差到期望水平的功耗。
工艺变化方面的增加也对执行读取操作时在存储器单元20-1至20-n中流动的单元电流产生不利影响。通常，为了高集成度，存储器单元20-1至20-n被设计成使用小晶体管来实现。因此，单元电流的幅值(amplitude)变得相对小，这对获得第一位线BL与第二位线BLB之间的电压差有大的影响。如果工艺变化较大，那么存储器单元20-1至20-n的晶体管的阈值电压可能变得较大，使得单元电流的幅值可能变得甚至更小。相反，第一位线BL或第二位线BLB被多个存储器单元20-1至20-n共用，因此，第一位线BL或第二位线BLB的电容变得较大。结果，因为第一位线BL与第二位线BLB具有相对较大的电容以及相对小的单元电流，所以花费较长的时间来获得第一位线BL与第二位线BLB之间的电压差。
通过引进根据示例性实施例的一方面的位线电压控制电路30，在第一位线BL与第二位线BLB被预充电到比电源电压VDD低的电压之后，一旦开始读取操作，除了通过单元电流之外，通过使用位线电压控制电路30中的交叉耦合的PMOS晶体管来获得第一位线BL与第二位线BLB之间的电压差。结果，可以提高读取操作速度并且可以降低功耗。
具体地，通过利用根据示例性实施例的一方面的位线电压控制电路30，第一位线BL和第二位线BLB通过位线电压控制电路30中的交叉耦合的PMOS晶体管的二极管连接来预充电，使得第一位线BL和第二位线BLB可以用比电源电压VDD低的电压来预充电，而不需要任何额外的电源。可以考虑交叉耦合的PMOS晶体管之间的不匹配来执行预充电，使得位线电压控制电路30中的交叉耦合的PMOS晶体管可以在开始读取操作之后立即操作。
在下文中，将参照图2、图15和图16来描述根据一个或更多个示例性实施例的位线电压控制电路30。
图15是图2的表示开关构造的位线电压控制电路的等效电路图。图16是示出根据一个或更多个示例性实施例的半导体存储器装置的操作的时序图。
参照图2，半导体存储器装置1中包括的位线电压控制电路30可以包括第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第四PMOS晶体管MP4、第五PMOS晶体管MP5和第六PMOS晶体管MP6。
在位线电压控制电路30中，第一PMOS晶体管MP1的源极节点和第二PMOS晶体管MP2的源极节点中的每个可以连接到电压源以接收电源电压VDD。另外，第一PMOS晶体管MP1的栅极节点连接到第二位线BLB，第二PMOS晶体管MP2的栅极节点连接到第一位线BL。因此，位线电压控制电路30包括交叉耦合的连接。第一PMOS晶体管MP1的栅极节点和漏极节点可以分别连接到第三PMOS晶体管MP3的源极节点和漏极节点。第二PMOS晶体管MP2的栅极节点和漏极节点可以分别连接到第四PMOS晶体管MP4的源极节点和漏极节点。第三PMOS晶体管MP3的栅极节点和第四PMOS晶体管MP4的栅极节点可以连接到预充电使能信号线。
在位线电压控制电路30中，第五PMOS晶体管MP5的栅极节点和第六PMOS晶体管MP6的栅极节点中的每个可以连接到读取使能信号线。第五PMOS晶体管MP5的源极节点可以连接到第一PMOS晶体管MP1的漏极节点和第三PMOS晶体管MP3的漏极节点。第六PMOS晶体管MP6的源极节点可以连接到第二PMOS晶体管MP2的漏极节点和第四PMOS晶体管MP4的漏极节点。
参照图15，示出了根据一个或更多个示例性实施例的表示开关的构造的位线电压控制电路30的等效电路图。位线电压控制电路30可以包括连接在第一PMOS晶体管MP1的栅极节点和漏极节点之间的第一开关S1以及连接在第二PMOS晶体管MP2的栅极节点和漏极节点之间的第二开关S2。此外，位线电压控制电路30可以包括连接在第一PMOS晶体管MP1的漏极节点与第一位线BL之间的第三开关S3以及连接在第二PMOS晶体管MP2的漏极节点与第二位线BLB之间的第四开关S4。此外，位线电压控制电路30可以包括连接在第一位线BL与第二位线BLB之间的第五开关S5。将在下面描述第一开关S1至第五开关S5的操作。
参照图16，根据施加的预充电使能信号P_CH_EN，半导体存储器装置1的位线电压控制电路30在预充电阶段P期间将第一位线BL预充电到第一预充电电压V1并且将第二位线BLB预充电到第二预充电电压V2。第一预充电电压V1比电源电压VDD小第二PMOS晶体管MP2的第二阈值电压Vth2，第二预充电电压V2比电源电压VDD小第一PMOS晶体管MP1的第一阈值电压Vth1。如可以从图16看到的，在预充电阶段P期间，第一预充电电压V1小于第二预充电电压V2。
随后，在半导体存储器装置1中，在预充电阶段P结束之后，施加读取使能信号READ_EN，随后施加字线使能信号WL_EN，以便选择存储器单元。随后，根据感测阶段S期间施加的感测放大器使能信号SEN_EN，可以对选择的存储器执行由感测电路40进行的感测操作。在感测阶段S中，第一位线BL处的电压减小而第二位线BLB处的电压增大。感测电路40接收第一位线BL与第二位线BLB之间的电压差以执行感测操作。在执行感测操作的同时，第一位线BL处的电压和第二位线BLB处的电压回到初始值，半导体存储器装置1准备接下来的预充电操作。
图17至图19是示出根据一个或更多个示例性实施例的位线电压控制电路的等效电路的操作的图。
首先，参照图17，位线电压控制电路30的第一开关S1和第二开关S2在预充电阶段P期间接通。因此，第一位线BL被预充电到比电源电压VDD低第二PMOS晶体管MP2的第二阈值电压Vth2的第一预充电电压V1。此外，第二位线BLB被预充电至比电源电压VDD低第一PMOS晶体管MP1的第一阈值电压Vth1的第二预充电电压V2。
随后，参照图18，在感测阶段S期间，在感测放大器使能信号SEN_EN增大之前，第一开关S1和第二开关S2断开，第三开关S3和第四开关S4接通。因此，产生关于交叉耦合的第一PMOS晶体管MP1与第二PMOS晶体管MP2的下拉电流的量的正反馈信号，使得第一位线BL与第二位线BLB之间的电压差被放大。
随后，参照图19，在感测阶段S期间，在感测放大器使能信号SEN_EN增大之后，第一开关S1至第四开关S4中的所有开关断开而第五开关S5接通，以便执行均衡过程来均衡第一位线BL处的电压与第二位线BLB处的电压。均衡过程将对第一位线BL处的电压与在第二位线BLB处的电压进行均衡以进行接下来的预充电操作。
在根据示例性实施例的半导体存储器装置1中，在预充电阶段P期间，第一PMOS晶体管MP1和第二PMOS晶体管MP2具有彼此交叉的二极管连接，使得第一位线BL与第二位线BLB被预充电到不同的电压。结果，在感测阶段S期间，即使不匹配发生在第一PMOS晶体管MP1与第二PMOS晶体管MP2之间，在位线中的较小电压的一条位线处的电压由于存储器单元中流动的单元电流而减小，而连接到位线中的另一条位线的晶体管导通使得可以立即使能正反馈。以这种方式，可以提高半导体存储器装置1的读取操作速度。另外，能够通过晶体管之间的二极管连接来将第一位线BL与第二位线BLB预充电到低于电源电压VDD的电压，并且没有附加的电源。
图20是示出根据一个或更多个示例性实施例的半导体装置3的图。
参照图20，根据一个或更多个示例性实施例的半导体装置3可以包括其中静态随机存取存储器(SRAM)形成为存储器装置的存储器区以及逻辑区。
形成在存储器区中的SRAM可以包括并联地连接在电源节点Vcc与地节点Vss之间的一对反相器INV1和INV2，以及分别连接到反相器INV1和INV2的输出节点的第一通过晶体管PS1和第二通过晶体管PS2。第一通过晶体管PS1和第二通过晶体管PS2可以分别连接到位线BL与互补位线/BL。第一通过晶体管PS1和第二通过晶体管PS2的栅极可以连接到字线WL。
第一反相器INV1包括串联连接的第一上拉晶体管PU1和第一下拉晶体管PD1，第二反相器INV2包括串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2可以是PMOS晶体管，第一下拉晶体管PD1和第二下拉晶体管PD2可以是NMOS晶体管。
另外，为了利用第一反相器INV1和第二反相器INV2形成单锁存电路，第一反相器INV1的输入节点连接到第二反相器INV2的输出节点，第二反相器INV2的输入节点连接到第一反相器INV1的输出节点。
形成在逻辑区中的逻辑装置可以包括PMOS晶体管PT和NMOS晶体管NT。
图21是包括根据一个或更多个示例性实施例的半导体存储器装置的电子系统1100的框图。
参照图21，根据一个或更多个示例性实施例的电子系统1100可以包括控制器1110、输入/输出(I/O)装置1120、存储器装置1130、接口1140和总线1150。
控制器1110、I/O装置1120、存储器装置1130和/或接口1140可以通过总线1150而彼此连接。总线1150可以用作数据传输所经的路径。
控制器1110可以包括微处理器、数字信号处理器、微控制器以及能够执行类似功能的逻辑元件中的至少一个。
I/O装置1120可以包括小键盘、键盘、显示装置等。存储器装置1130可以例如将数据和/或指令存储于其中。
接口1140可以能够向/从通信网络发送/接收数据。接口1140可以是有线接口或无线接口。例如，接口1140可以包括天线或有线的/无线的收发器等。
电子系统1100是用于改善控制器1110的操作的操作存储器并且还可以包括，作为示例，高速DRAM和/或SRAM。根据上述示例性实施例的半导体存储器装置可以被控制器1110利用。
另外，根据一个或更多个示例性实施例的半导体存储器装置可以设置在存储器装置1130中或者可以设置为例如I/O装置1120的一部分。
电子系统1100可以实现为个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储器卡、能够在无线环境中发送/接收信息的电子产品、个人计算机(PC)、工业计算机或者能够执行各种功能的逻辑系统。
图22和图23示出了可以利用根据一个或更多个示例性实施例的半导体存储器装置的半导体系统的示例。
图22示出了平板PC，图23示出了膝上型计算机。根据一个或更多个示例性实施例的半导体存储器装置可以应用于平板PC、膝上型计算机、智能电话等。如本领域的技术人员将认识到的，根据一个或更多个示例性实施例的半导体存储器装置可以被除了上面提到的那些集成电路装置之外的其它集成电路装置利用。
尽管上面已经具体地示出并描述了示例性实施例，但本领域的普通技术人员将理解的是，在不脱离如由权利要求所限定的本发明构思的精神和范围的情况下，这里可以做出形式和细节上的各种改变。因此，期望的是，示例性实施例作为举例说明而不是限制性地被全面地考虑，参照权利要求而不是上述描述以指示发明构思的范围。

Claims (20)

1.一种半导体存储器装置，所述半导体存储器装置包括：
存储器单元；
感测电路，通过第一位线以及与第一位线不同的第二位线连接到存储器单元，感测电路被构造为感测存储在存储器单元中的数据；以及
位线电压控制电路，通过第一位线和第二位线连接到存储器单元，位线电压控制电路被构造为将第一位线预充电到小于电源电压的第一电压并且将第二位线预充电到小于电源电压且与第一电压不同的第二电压。
2.根据权利要求1所述的半导体存储器装置，其中：
位线电压控制电路包括第一晶体管和第二晶体管；
第一电压比电源电压小第二晶体管的第二阈值电压，第二电压比电源电压小第一晶体管的第一阈值电压。
3.根据权利要求2所述的半导体存储器装置，其中，第一晶体管的第一栅极节点连接到第二位线，第二晶体管的第二栅极节点连接到第一位线。
4.根据权利要求3所述的半导体存储器装置，其中，位线电压控制电路还包括连接在第一晶体管的第一栅极节点和第一漏极节点之间的第三晶体管以及连接在第二晶体管的第二栅极节点与第二漏极节点之间的第四晶体管。
5.根据权利要求4所述的半导体存储器装置，其中，第一晶体管至第四晶体管中的每个是p型金属氧化物半导体场效应管。
6.根据权利要求1所述的半导体存储器装置，其中，位线电压控制电路被构造为在预充电操作期间将第一位线预充电到第一电压并且将第二位线预充电到第二电压，并且被构造为在继预充电操作之后的读取操作期间放大第一电压和第二电压之间的差值。
7.根据权利要求6所述的半导体存储器装置，其中，位线电压控制电路被构造为在由感测电路进行的感测操作完成后使第一位线处的电压与第二位线处的电压均衡。
8.一种半导体存储器装置，所述半导体存储器装置包括：
存储器单元，连接在第一位线与第二位线之间；以及
位线电压控制电路，连接在第一位线与第二位线之间，位线电压控制电路被构造为将第一预充电电压施加到第一位线并且将第二预充电电压施加到第二位线，
其中，位线电压控制电路包括第一晶体管、第二晶体管、第一开关和第二开关，
其中，第一晶体管的第一栅极节点连接到第二位线，
其中，第一晶体管的第一栅极节点和第一漏极节点连接到第一开关，
其中，第二晶体管的第二栅极节点连接到第一位线，
其中，第二晶体管的第二栅极节点和第二漏极节点连接到第二开关。
9.根据权利要求8所述的半导体存储器装置，其中，第一预充电电压不同于第二预充电电压。
10.根据权利要求9所述的半导体存储器装置，其中，第一预充电电压比电源电压小第二晶体管的第二阈值电压，第二预充电电压比电源电压小第一晶体管的第一阈值电压。
11.根据权利要求8所述的半导体存储器装置，其中，第一开关和第二开关在对第一位线和第二位线执行预充电操作时接通。
12.根据权利要求11所述的半导体存储器装置，其中，第一开关和第二开关在对存储器单元执行感测操作时断开。
13.根据权利要求11所述的半导体存储器装置，其中，第一开关和第二开关中的每个包括p型金属氧化物半导体场效应晶体管。
14.根据权利要求8所述的半导体存储器装置，其中，位线电压控制电路还包括连接在第一晶体管的第一漏极节点与第一位线之间的第三开关，以及连接在第二晶体管的第二漏极节点和第二位线之间的第四开关。
15.根据权利要求14所述的半导体存储器装置，其中，在对存储器单元执行感测操作时第三开关和第四开关接通。
16.一种半导体存储器装置，所述半导体存储器装置包括：
存储器单元；
感测电路，被构造为感测存储在存储器单元中的数据；以及
位线电压控制电路，通过第一位线和第二位线连接到存储器单元，
其中，位线电压控制电路被构造为在预充电阶段期间将第一预充电电压施加到第一位线并且将第二预充电电压施加到第二位线，第一预充电电压不同于第二预充电电压，
其中，在感测阶段期间，在第一位线处的第一电压减小，在第二位线处的第二电压增大。
17.根据权利要求16所述的半导体存储器装置，其中：
位线电压控制电路包括第一晶体管和第二晶体管；
第一晶体管的第一栅极节点连接到第二位线，第二晶体管的第二栅极节点连接到第一位线。
18.根据权利要求17所述的半导体存储器装置，其中，第一预充电电压比电源电压小第二晶体管的第二阈值电压，第二预充电电压比电源电压小第一晶体管的第一阈值电压。
19.根据权利要求18所述的半导体存储器装置，其中，位线电压控制电路还包括连接在第一晶体管的第一栅极节点和第一漏极节点之间的第一开关以及连接在第二晶体管的第二栅极节点与第二漏极节点之间的第二开关。
20.根据权利要求18所述的半导体存储器装置，其中，位线电压控制电路还包括连接在第一晶体管的第一漏极节点与第一位线之间的第三开关以及连接在第二晶体管的第二漏极节点与第二位线之间的第四开关。
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