CN102376340A - 具有可调整反偏压的感测放大器电路及其操作方法 - Google Patents

Abstract

一种可调整反偏压的感测放大器电路及其操作方法，该感测放大器电路包括：一感测电路以及一第一节点与一第二节点的其中一个。感测电路包括一对一第一形态晶体管及一对一第二形态晶体管。第一形态晶体管的每个串联第二形态晶体管的一个。第一节点具有第一电压且耦接第一形态晶体管的每个晶体管的基板。第二节点具有一第二电压且耦接第二形态晶体管的每个晶体管的基板。本发明不需要ULVt装置也能达到特定速度需求且不需要增加制造成本的额外掩模。

Description

具有可调整反偏压的感测放大器电路及其操作方法

技术领域

本披露涉及一种感测放大器，尤其涉及具有可调整反偏压的感测放大器及其操作方法。

背景技术

用于动态随机存取存储器(DRAM)且具有位元线预充电到一半的操作电压VDD的传统感测放大器中，在感测期间栅极过驱动电压是相当小，特别是在28纳米工艺以及28纳米以下的半导体工艺科技会减缓感测速度。众所周知，栅极过驱动电压是晶体管的栅极-源极电压(例如，电压VGS)与临界电压(例如，电压Vt)之间的电压差。在一些方法之中，不用超低临界电压(ULVt，ultra-low threshold voltage)装置，感测可能无法达到特定速度需求及/或可能需要增加制造成本的额外掩模。

发明内容

为了解决现有技术的问题，本发明提供一种可调整反偏压的感测放大器电路，包括：一感测电路，包括：一对一第一形态晶体管；一对一第二形态晶体管；该第一形态晶体管的每个串联该第二形态晶体管的一个；以及至少一个一第一节点或一第二节点，该第一节点具有一第一电压且耦接该第一形态晶体管的每个基板；以及该第二节点具有一第二电压且耦接该第二形态晶体管的每个基板。

本发明还提供一种操作可调整反偏压的感测放大器电路的方法，包括：设定一第一位元线、一第二位元线、一第一电源供应线及一第二电源供应线到一第一电压电平；使能耦接该第一位元线的一存储胞以与该第一位元线共用电荷，借此发展该第一位元线及第二位元线之间的一电压差；变化在一感测对的一对晶体管的基板的一电压电平到一第一基板电平，借此变化该对晶体管的一临界电压；设定该第一电源供应线与该第二电源供应线到一第一供应电平及一第二供应电平，借此发展电压差；以及变化该对晶体管的该基板的该电压电平到一第二基板电平。

本发明提供一种可调整反偏压的感测放大器电路，包括：一对数据线，具有一第一数据线及一第二数据线；一感测对，包括：一第一PMOS晶体管，具有一第一PMOS源极、一第一PMOS漏极；一第一PMOS栅极以及一第一PMOS基板；一第二PMOS晶体管，具有一第二PMOS源极、一第二PMOS漏极；一第二PMOS栅极以及一第二PMOS基板；一第一NMOS晶体管，具有一第一NMOS源极、一第一NMOS漏极；一第一NMOS栅极以及一第一NMOS基板；一第二NMOS晶体管，具有一第二NMOS源极、一第二NMOS漏极；一第二NMOS栅极以及一第二NMOS基板；该第一PMOS栅极耦接该第一NMOS栅极与该第一数据线；该第一PMOS漏极耦接该第一NMOS漏极与该第二数据线；该第二PMOS栅极耦接该第二NMOS栅极与该第二数据线；该第二PMOS源极耦接该第二NMOS漏极与该第一数据线；一操作电压源，耦接该第一PMOS源极与该第二PMOS源极；一接地电压源，耦接该第一NMOS源极与该第二NMOS源极；一第一节点，具有一第一电压且耦接该第一PMOS基板与该第二PMOS基板；一第二节点，具有一第二电压且耦接该第一NMOS基板与该第二NMOS基板；以及一存储胞，耦接该对数据线的一数据线。

本发明不需要ULVt装置也能达到特定速度需求且不需要增加制造成本的额外掩模。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举实施例，并配合所附附图，详细说明如下。

附图说明

图1为一示意图显示依据本发明实施例的用于存储胞的感测放大器的示范例的电路；

图2为一流程图依据实施例说明操作图1的电路的方法；

图3为一波形图根据实施例说明图1的电路的操作；

图4为一示意图显示依据本发明实施例的用于存储胞的感测放大器的示范例的电路；以及

图5为一示意图显示依据本发明实施例的用于存储胞的感测放大器的示范例的电路。

其中，附图标记说明如下：

100、400、500～电路；

N1...N6～晶体管；

MC～存储胞；

P1...P2～晶体管；

PWPRT～读写端口；

SENPAIR～感测对；

SENAMP～感测放大器；

S205、S210、S215、S220～步骤；

具体实施方式

在附图中说明的实施例或范例以特定语言披露于下。可了解到实施例与范例不是要用于限制。在披露的实施例中的任何变化与变更，以及在文件中披露的原理应用可被认定为对于本领域技术人员而言是正常发生的。附图标记可能在整体实施例中重复，但不需要一个实施例的特征应用于其他实施例中，即使它们共用相同附图标记。

一些实施例可能具有一个或以下优点及/或特征的组合。在一些实施例中，不需要ULVt装置。在一些技术，包括28纳米(nm)技术，移除ULVt装置避免额外的掩模在工艺中。在一些实施例中，在感测之后，读取自存储胞的数据快速的重新存储且写回存储胞。相较其他方式，在这些方式中，读取的数据可能被降级为一个点，所以读取的数据变成完全不可回复。

图1是电路图，根据实施例说明被用于存储胞MC的感测放大器SENAMP。晶体管N1使能感测放大器SENAMP与存储胞MC之间的存取。在一些实施例中，存储胞MC是DRAM的一个胞，但是披露的实施例没有如此限制。

晶体管P1、P2、N5与N6形成感测放大器SENAMP的感测对SENPAIR。晶体管N2、N3与N4连接对应的信号EQ，且VREF预充电及等化位元线BL与BLB。举例来说，当使动信号EQ(例如，施加高逻辑电平(例如，高电位))，晶体管N2与N3导通，且电压VREF转移到位元线BL与BLB。换言之，晶体管N2与N3充电(或预充电)位元线BL与BLB到电压VREF。预充电这名词经常使用，因为位元线BL与BLB在读取及/或写入之前通常充电到某一电压电平。此外，因为使动信号EQ，晶体管N4也导通，在其漏极与源极使能电压(例如，各自的位元线BL与BLB)到相等(例如，等化)。

在适当时候(例如，在感测及读取之前)，电压VREF作用成预充电与等化信号BL、BLB、SP与SN的参考点。当使动信号(例如，施加高电位)，导通晶体管N2与N3，允许VREF施加于各自的位元线BL与BLB。在一些实施例中，电压VREF设定在电压VDD的一半用以预充电。

信号EQ等化信号BL与BLB。当使动信号EQ，例如施加高电位时，导通晶体管N4，允许信号BL与BLB在同样电平(例如，VREF)。

字元线WL控制晶体管N1以允许存取存储胞MC。当使动字元线WL，例如施加低电位时，截止晶体管N1，且因此断开存储胞MC与被连接到存储胞MC的位元线。对比之下，当使动字元线WL，例如施加高电位，导通晶体管N1，且因此连接存储胞MC与位元线，例如位元线BL或位元线BLB。为了说明的目的，图1显示位元线BL电连接到存储胞MC(经由晶体管N1)。依据在存储阵列的实施例，一些存储胞连接到位元线BL，而一些存储胞连接到位元线BLB。

在一些实施例中，存储胞MC是存储电荷的电容，且存储在存储胞MC的低电位数据指示低于电压VREF的电压。而高电位数据指示高于电压VREF的电压。当存储胞MC连接到位元线，如图1所示的位元线BL，存储胞MC与位元线BL共用同样电荷。依据表示存储在存储胞MC的数据的逻辑电平，拉升位元线BL。举例来说，假如存储胞MC存储低电位，则位元线BL拉到接地。相反地，假如存储胞MC存储高电位，则位元线BL拉向电压VDD。因为位元线BL与存储胞MC共用电荷，位元线BL与位元线BLB在它们之间发展一个电压差，称其为位元线列痕。位元线裂痕的振幅依赖于电荷转移率或存储胞MC的电容，以及位元线BL的电容。假如位元线BL较长，且连接到许多存储胞，电荷率变成较小且位元线裂痕降低。相反地，假如位元线BL是较短，且连接到较少存储胞，电荷率变较高且位元线裂痕增加。

位元线BL与BLB作用成感测放大器SENAMP的输入与输出(I/O)。通常，除了当拉向VREF以被预充电及等化外，位元线BL与BLB是互为相反电平。举例来说，假如位元线BL是低电位，则位元线BLB是高电位，且假如位元线BL是高电位，则位元线BLB是低电位。此外，数据被写入或感测的位元线是称为其他位元线。举例来说，施加高电位到位元线BL及低电位到位元线BLB，使能存储胞MC以高电位写入。相反地，施加低电位到位元线BL及高电位到位元线BLB，使能存储胞MC以低电位写入。此外，在读取周期，感测(或读取)在位元线的逻辑电平，例如位元线BL，谈到其他位元线，例如位元线BLB，显示存储在存储胞MC的数据。举例来说，假如存储胞存储高电位，则感测位元线，例如位元线BL，显示高电位。相反地，假如存储胞MC存储低电位，则感测位元线，例如位元线BL，显示低电位。

信号SP与SN提供感测放大器SENAMP的操作功率，例如导通或截止。在一些实施例中，信号SP与SN，被充电及等化，为求简化，没有显示信号SP与SN的预充电及等化电路(例如，电路PESPN)。在一些实施例中，电路PESPN类似于位元线BL与BLB的预充电及等化。举例来说，电路PESPN包括三个晶体管，例如对应于同样信号EQ与VREF所控制的各自晶体管N2、N3与N4的晶体管N7、N8与N9(未显示)。信号SP是操作功率而信号SN作用成接地。通常当信号SP与SN在同样电平，例如拉向VREF，放大器SENAMP截止。但是当信号SP是高电位(例如，在VDD)且信号SN是低电位(例如，在接地)，感测放大器SENAMP是导通。举例来说，在一些实施例中，在预充电及等化层级，当信号SP与SN拉到VREF时，感测放大器SENAMP是截止。当信号SP由VREF上升到VDD，且信号SN是由VREF拉向VSS，感测放大器SENAMP接收适合的电功率而导通。

电压VSSA耦接到NMOS晶体管N5与N6的基板。在一些实施例中，因为在感测放大器SENAMP的NMOS晶体管的基板互相耦接，电压VSSA实际上耦接到晶体管N2、N3、N4、N5与N6的基板。在一些实施例中，电压VSSA在感测期间上升(例如当信号SP与SN上升且低于各自电压VDD与VSS以导通感测对SENPAIR)到大约电压VDD的三分之一或一半。在一些实施例中，上升的电压VSSA增加(例如，最佳化)感测放大器SENAMP的速度，因为当电压VSSA上升，位元线BL与BLB的电压电平快速拉升且拉低到想低到想要的电平。在一些实施例中，上升的电压VSSA限制到0.7V，其是导通各自晶体管的基板中的二极体的正偏压的振幅。在一些实施例中，公称的VDD是0.95V。在一些实施例中，使用电压调节器产生电压VSSA或借由外部电压源供应。

当电压VSSA上升，晶体管N2、N3、N4、N5与N6在感测期间暂时地降低，使得这些晶体管所产生的电流增加。因此，在一些实施例中，感测放大器SENAMP操作在较高频率，有利于NMOS晶体管N2、N3、N4、N5与N6的基板固定到电平(例如，接地)。因为电压VSSA偏压对应的晶体管的基板，电压VSSA也称为反偏压。因为电压VSSA可调整，电压VSSA称为动态反偏压。在一些实施例中，PMOS晶体管P1与P2的基板耦接电压VDD。

共用位元线GBL与GBLB使能本地位元线BL与BLB与其他组件，例如其他阶层的感测放大器(未显示)之间的数据转移。信号SSL经由读取端口RWPRT使能这样一个转移。

读写端口PWPRT作用成转移位元线BL与BLB之间数据到其他电路的机制。举例来说，在一些实施例中，在读取存取时，因为存储在存储胞MC的数据被转移到位元线BL与BLB，则数据经由读写端口RWPRT被转移到提供实际读取数据的读取电路。相对之下，在写入存取，来自外部电路的数据经由读写端口RWPRT放置在位元线BL与BLB，然后转移到存储胞MC。

图2根据一些实施例说明操作电路100的方法的流程图200。在这说明中，存储胞存储高电位。

在步骤205，位元线BL与BLB，及信号SP与SN是预充电且等化到VREF，在一些实施例中是设定在VDD的一半。

在步骤210，因为预充电与等化完成，解使动信号EQ以断开位元线BL及BLB与晶体管N2及N3。使动字元线WL以连接存储胞MC到位元线，在图1的说明，是位元线BL。因此，位元线BL及存储胞MC共用同样电荷且在位元线BL与位元线BLB之间发展差动信号(例如，位元线裂痕)。

在步骤215，当位元线裂痕够大时，信号SP上升到VDD而信号VSS拉到接地以导通感测对SENPAIR。在一些实施例中，被认为够大的位元线裂痕是基于二位元线BL与BLB之间的既定电压差、既定持续时间(例如，从感感测对SENPAIR被导通的时间起)或模拟模型的其中一个或组合。在大约同样时间，感测对SENPAIR导通，信号VSSA上升到大约VDD的三分之一。相反地，使动感测放大器SENAMP，且放大位元线裂痕，例如使得位元线BL与BLB由电压VREF(例如一般的VDD)摆动到各自电压VDD与电压VSS。

在步骤220，放大完成，信号VSSA低于电压VSS。类似于位元线裂痕，完成放大是基于位元线BL与BLB之间的既定电压、感测对SENPAIR被导通的既定持续时间或模拟模型的其中一个或组合。

在放大完成之后，实施实际读取或写入操作。举例来说，对于读取操作，在位元线BL与BLB的数据读写端口PWPRT转移到外部电路。然而，对于写入操作，写入数据经由读写端口PWPRT转移到位元线BL与BLB以写入到存储胞MC。

图3根据一些实施例说明电路100的操作的波形。在这说明中，存储胞MC存储高电位数据。

在时间t1之前，信号SP、SN、BL与BLB预充电且等化到VDD的一半。在时间周期tp1期间，使动字元线WL(例如高电位)以感测/读取存储在存储胞MC的数据。在一些实施例中，字元线WL的逻辑摆动是高于其他信号的逻辑摆动，例如信号BL、BLB、SP、SN等等。

在大约时间t2，信号SP与SN是在足以使动感测对SENPAIR的电平。在大约同样时间，信号VSSA上升到大约三分之一的VDD且维持在那个电平持续时间周期tp2。因为感测对SENPAIR导通，共用存储胞MC的高电位电荷的位元线BL拉到电压VDD而位元线BLB拉到电压VSS。在一些实施例中，因为电压VSSA上升，晶体管N5与N6的临界电压Vt降低。相较于假如电压VSSA没有上升，在晶体管N5与N6中产生的电流增加，造成位元线BL与BLB更快被拉到各自的电压VDD与VSS。此外，存储胞MC的数据是很快地重存储到高电位(例如，VDD)。因为位元线BL与BLB是快速地拉到它们各自的高电位与低电位，且存储胞MC的数据很快地回存到高电平，字元线WL是高电位的时间周期p1缩短。因此，电路100操作在较高频率。不用提升电压VSSA，位元线BL与BLB缓慢地到达各自的VDD与VSS，同样地，存储胞MC的数据缓慢地回到它的值(例如，高电位)。周期tp1因此更长，或电路操作在较低频率。不用提升电压VSSA，被写回到存储胞MC的数据可能完全地被破坏(例如，转到上述说明的低电位)。

图3显示在一些实施例中，当转态到各自的VDD与VSS，位元线BL与BLB经歷一个范围(而不是直线)，指示晶体管N5与N6是符合蒙特卡洛涂布理论(Monte-Carlo spread theory)的氧化层厚度变异、工艺掺杂、栅极长度变化。

图4根据一些实施例显示电路400的示意图。电路400，相较于电路100没有接收信号VSSA但是接收电耦接到PMOS晶体管P1与P2的基板的信号VDDA。在一些实施例中，因为没有信号VSSA，NMOS晶体管N5与N6的基板是电耦接电压VSS。此外，在一些实施例中，因为在感测放大器中的所有NMOS晶体管的基板是耦接一起，NMOS晶体管N2、N3、N4、N5与N6的基板实际上是耦接一起且接到VSS。

电路400操作在如电路100的同样方式，除了当电压VSSA在电路100中提升，电压VDDA在电路400是降低的。在一些实施例中，电压VDDA降低的量等于电压VSSA上升的量(例如，在感测期间大约三分之一的VDD到一半的VDD)。当电压VDDA降低，晶体管P1与P2的临界电压Vtp降低，导致晶体管P1与P2所产生的电流增加，且因此推动位元BL与BLB快速到到各自电平，如同当电压VSSA上升时，电路100作用的同样方式。

图5根据一些实施例显示电路500的示意图。电路500，相较于电路100，包括电路100所有组件加上耦接到晶体管P1与P2的基板的信号VDDA。实际上，电路500包括电路100与电路400的所有特征。在一些实施例中，在适当时间，电压VSSA上升或电压VDDA降低，或同一时间电压VSSA上升且电压VDDA下降。在感测期间提升电压VSSA或降低电压VDDA，或同一时间电压VSSA上升且电压VDDA下降能使能电路500操作在较高频率。

在上述说明中，信号VSSA与VDA分别上升且降低大约一半VDD，但是披露的实施例不限于此，其他数值(例如三分之一的VDD)，是在披露的范围之下。在一些实施例中，选择上升的信号VSSA及/或降低的信号VDDA以至于感测放大器SENAMP可在模拟时执行在最高频率。

已经描述许多实施例。可了解到可执行各种变更而不脱离披露的精神与范围。举例来说，以特定掺杂形态显示的各种晶体管(例如NMOS与PMOS)仅作为说明目的，披露的实施例不限于特定形态，选定给特定晶体管的掺杂形态是设计选择且在实施例的范围之内。用于上述的各种信号的逻辑电平(例如低电位或高电位)也仅用于说明目的，当使动及/或解使动信号，披露的实施例不限于特定电平，但是选择这样电平是设计选择。

举其他范例，在一些实施例，电路包括感测电路及至少第一节点与第二节点的一个。感测电路包括一对第一形态晶体管及一对第二形态晶体管。第一形态晶体管的每个串联第二形态晶体管。第一节点的至少一个具有第一电压且耦接第一形态晶体管的基板。第二节点的至少一个具有第二电压且耦接第二形态晶体管的基板。

举其他范例，在一些实施例，方法包括：设定第一位元线、第二位元线、第一电源供应线及第二电源供应线到第一电压电平；使能电耦接到第一位元线的存储胞以与第一位元线共用电荷，借此发展第一位元线与第二位元线之间的电压差；变化在感测对中的一对晶体管的基板的电压电平到第一基板电平；以及设定第一电源供应线与第二电源供应线到第一供应电平及第二供应电平，借此发展电压差；以及变化这对晶体管的基板的电压电平到第二基板电平。

举其他范例，在一些实施例中，电路包括：具有第一数据线及第二数据线的一对数据线、感测对、运算电压源、接地电压源、第一节点、第二节点及存储胞。感测对包括第一PMOS晶体管，其具有第一PMOS源极、第一PMOS漏极、第一PMOS栅极，以及第一PMOS基板；第二PMOS晶体管，其具有第二PMOS源极、第二PMOS漏极、第二PMOS栅极，以及第二PMOS基板；第一NMOS晶体管，其具有第一NMOS源极、第一NMOS漏极、第一NMOS栅极，以及第一NMOS基板；第二NMOS晶体管，其具有第二NMOS源极、第二NMOS漏极、第二NMOS栅极，以及第二NMOS基板。第一PMOS栅极耦接到第一NMOS栅极与第一数据线。第一PMOS漏极耦接到第一NMOS漏极与第二数据线。第二PMOS栅极耦接到第二NMOS栅极与第二数据线。第二PMOS源极耦接到第二NMOS漏极与第一数据线。操作电压源耦接到第一PMOS源极与第二PMOS源极。接地电压源耦接到第一NMOS源极与第二NMOS源极。第一节点具有第一电压且耦接到第一PMOS基板与第二PMOS基板。第二节点具有第二电压且耦接第一NMOS基板与第二NMOS基板。存储胞耦接这对数据线的一个数据线。

虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (13)

1.一种可调整反偏压的感测放大器电路，包括：

一感测电路，包括：

一对一第一形态晶体管；

一对一第二形态晶体管；该第一形态晶体管的每个串联该第二形态晶体管的一个；以及

至少一个一第一节点或一第二节点，

该第一节点具有一第一电压且耦接该第一形态晶体管的每个基板；以及

该第二节点具有一第二电压且耦接该第二形态晶体管的每个基板。

2.如权利要求1所述的可调整反偏压的感测放大器电路，还包括一存储胞，耦接一对数据线的一数据线，其中当存取存储胞时该存储胞及该数据线共用同样电荷。

3.如权利要求1所述的可调整反偏压的感测放大器电路，其中当感测电路导通，电路在至少以下情况的一种：该第一电压降低或该第二电压上升。

4.如权利要求3所述的可调整反偏压的感测放大器电路，其中该第一电压降低与该第二电压上升大约同样的量。

5.如权利要求3所述的可调整反偏压的感测放大器电路，其中当该第一电压是降低及/或该第二电压上升时，感测电路的一感测放大器是用于执行在较高频率。

6.如权利要求1所述的可调整反偏压的感测放大器电路，其中该第一节点作为该电路的一操作供应电压源；以及

当该感测电路导通，该第二电压设定在高于该电路的一接地参考电平的一电平。

7.如权利要求1所述的可调整反偏压的感测放大器电路，其中该第一节点作为该电路的一接地节点；以及

当该感测电路导通，该第二电压设定在低于该电路的一操作电压电平的一电平。

8.如权利要求1所述的可调整反偏压的感测放大器电路，其中当该感测电路导通，变化该对第一形态晶体管的至少一临界电压或该对第二形态晶体管的一临界电压。

9.一种操作可调整反偏压的感测放大器电路的方法，包括：

设定一第一位元线、一第二位元线、一第一电源供应线及一第二电源供应线到一第一电压电平；

使能耦接该第一位元线的一存储胞以与该第一位元线共用电荷，借此发展该第一位元线及第二位元线之间的一电压差；

变化在一感测对的一对晶体管的基板的一电压电平到一第一基板电平，借此变化该对晶体管的一临界电压；

设定该第一电源供应线与该第二电源供应线到一第一供应电平及一第二供应电平，借此发展电压差；以及

变化该对晶体管的该基板的该电压电平到一第二基板电平。

10.如权利要求9所述的操作可调整反偏压的感测放大器电路的方法，其中在感测对之中的一第二对晶体管的基板电耦接具有该第一供应电平的供应电压的一源极；以及

该第一基板电平高于该第二供应电平，且低于该第一供应电平；

其中该对晶体管是NMOS晶体管且该第二对晶体管是PMOS晶体管。

11.如权利要求9所述的操作可调整反偏压的感测放大器电路的方法，其中在该感测对中的一第二对晶体管的基板电耦接一接地节点；以及

该第一基板电平低于该第一供应电平且高于该第二供应电平；

其中该第二对晶体管是NMOS晶体管且该对晶体管是PMOS晶体管。

12.如权利要求9所述的操作可调整反偏压的感测放大器电路的方法，还包括：

变化在该感测对的一第二对晶体管的基板的一电压电平成为一第三基板电平，借此变化该第二对晶体管的一临界电压；以及

变化该第二对晶体管的该基板的该电压电平成为一第四基板电平。

13.如权利要求9所述的操作可调整反偏压的感测放大器电路的方法，其中至少达到以下情况之一：

当发展该电压差到一第一既定值时，在一时间之内变化在该感测对的该对晶体管的该基板的该电压电平成为该第一基板电平；以及

当发展该电压差到一第二既定值时，在一时间内变化该对晶体管的该基板的该电压电平到该第二基板电平。

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