CN1909108A - 可补偿输入偏移的感测放大器 - Google Patents

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Abstract

一种感测放大器，包括第一级放大器及第二级放大器，可补偿因感测放大器的温度变化而产生的输入偏移电压的变化。第一级放大器接收数据电压及参考电压，并输出第一数据输出及第二数据输出。第一级放大器接收调整电压，并偏压于一内部电压。第二级放大器包括锁存器，用以放大及电平移位(level－shifting)第一数据输出及第二数据输出，并偏压于一外部电压。感测放大器还包括一偏压电路，用以依据感测放大器的温度变化而产生调整电压，藉此减少第一级放大器的输入偏移电压的变化。

Description

可补偿输入偏移的感测放大器
技术领域
本发明是有关于一种感测放大器，且特别是有关于一种具有放大器级(amplifier stage)及锁存器级(latch stage)的可补偿输入偏移的感测放大器(sense amplifier)。
背景技术
随着现代数字系统的高度发展及其多任务功能的需求，无可避免地，需要内存容量更大及数据存取速度更高的半导体内存组件以满足所需。
为了达到较高的数据存取速度，解决方法的一是增加感测放大器感测及放大从存储单元读出的数据的速度。感测放大器通常包含数个差动放大器(differential amplifiers)，其中自存储单元的数据所感测到的微小电压与对应的参考电压之间的电压差被放大后，即输出一比例电压。
然而，为了减少组件的电力消耗而降低感测放大器所感测的数据电压时，输入偏移电压(input offset voltage)因温度及外部电源的变化而产生的变化成为必须考虑的重要因素，其中晶体管不匹配(transistor mismatches)将造成输入偏移电压升高。亦即，输入偏移电压的变化会严重破坏差动放大器的完整度(integrity)，使得错误情形可能发生。例如，自存储单元感测到的微小电压原先与参考电压比较时被判读为逻辑「1」；然而，感测放大器长时间运作后造成温度升高，使得存在于两差动输入讯号间的跟温度相关的输入偏移电压也因而增加。结果，自存储单元感测到的微小电压即被误判为逻辑「0」。
显然，存储单元的数据读取错误这样的问题将会严重地影响数字系统的整体效能。
发明内容
有鉴于此，本发明的目的就是在提供一种可补偿输入偏移(input offsetcompensation)的感测放大器，其中输入偏移电压因温度与外部电源的变化而产生的变化被控制在一微小范围内。
根据本发明的目的，提出一种感测放大器，用以补偿输入偏移电压的变化。该感测放大器包括两级：第一级放大器及第二级放大器。第一级放大器包括一放大器电路，最好是差动放大器电路或运算传导放大器(operationaltrans-conductance amplifier，OTA)电路，放大器电路用以接收数据电压及参考电压并输出第一数据输出及第二数据输出。放大器电路包括第一MOS晶体管、第二MOS晶体管及第三MOS晶体管。第一MOS晶体管及第二MOS晶体管用以分别接收数据电压及参考电压并输出第一数据输出及第二数据输出。第三MOS晶体管则接收一调整电压，并偏压于一内部电压。内部电压预设用以产生微小的输入偏移电压。
第二级放大器包括锁存器(latch)，用以放大及电平移位(level-shifting)自第一级放大器接收到的第一数据输出及第二数据输出。锁存器并偏压于一外部电压，其中外部电压是由感测放大器的外部电源所提供。
第一偏压电路产生调整电压，用以输出至第一级放大器中的第三MOS晶体管。调整电压依据感测放大器的温度变化而产生，用以减少第一级放大器的输入偏移电压。
感测放大器还包括一第二偏压电路，用以产生提供给第一级放大器中的NMOS晶体管的偏压。
为锁本发明的上述目的、特征和优点能更明显易懂，下文特举几组较佳实施例，并结合附图详细说明如下。
附图说明
图1示出了依照本发明的第一实施例的感测放大器的电路图。
图2示出乃依照本发明的第二实施例的感测放大器的电路图。
图3示出了调整电压PBIAS固定时的温度变化对输入偏移电压的影响的仿真图。
图4A示出了调整电压PBIAS不固定时的温度变化对输入偏移电压的影响的仿真图。
图4B示出了调整电压PBIAS随温度的变化而调整的模拟图。
图5示出了内部电压VCC变化时对输入偏移电压的影响的仿真图。
图6示出了第一通门PG1、第二通门PG2以及传输门TG的导通状态对第一数据输出DATA1及第二数据输出DATA0的影响的模拟图。
附图符号说明
100、200：感测放大器
102、202：第一级放大器
104、204：第二级放大器
106：第一偏压电路
108：第二偏压电路
QN1、QN2、MN1、MN2、MN3：N型金属氧化物半导体晶体管
QP1、QP2、QP3、MP1、MP2、MP3：P型金属氧化物半导体晶体管
PG1、PG2：通门
TG：传输门
INV1、INV2：反相器
具体实施方式
第一实施例
请参照图1，其示出了依照本发明的第一实施例的感测放大器100的电路图。感测放大器100包括第一级放大器102、第二级放大器104及第一偏压电路106，第一级放大器102包括放大器电路，第二级放大器104包括锁存器。放大器电路用以接收数据电压VDATA及参考电压VREF。依据数据电压VDATA及参考电压VREF，放大器电路分别输出第一数据输出DATA1及第二数据输出DATA0，并由第二级放大器104所接收。此外，放大器电路最好是差动放大器电路或运算传导放大器电路。
第一级放大器102包括三个MOS晶体管，如第一PMOS晶体管QP1、第二PMOS晶体管QP2及第三PMOS晶体管QP3。第一PMOS晶体管QP1及第二PMOS晶体管QP2的栅极分别接收数据电压VDATA及参考电压VREF。第一PMOS晶体管QP1及第二PMOS晶体管QP2的漏极分别输出第一数据输出DATA1及第二数据输出DATA0，而第一PMOS晶体管QP1及第二PMOS晶体管QP2的源极与第三PMOS晶体管QP3的漏极相互耦接。第三PMOS晶体管QP3的栅极偏压于调整电压PBIAS，其中调整电压PBIAS的大小随感测放大器100的温度变化而变化。亦即，调整电压PBIAS的大小会根据温度增加而增加。第三PMOS晶体管QP3的源极偏压于内部电压VCC，其中内部电压VCC由感测放大器100的内部电源所提供。内部电压VCC预设用以产生微小的输入偏移电压。亦即，输入偏移电压的大小实质上与内部电压VCC相关，内部电压VCC减少将导致输入偏移电压减少。
第一级放大器102还包括第四MOS晶体管及第五MOS晶体管，分别如NMOS晶体管QN1及NMOS晶体管QN2。第四MOS晶体管QN1及第五MOS晶体管QN2的源极耦接于接地端GND。第四MOS晶体管QN1及第五MOS晶体管QN2的栅极相互耦接。第五MOS晶体管QN2的栅极与漏极也相互耦接，而第四MOS晶体管QN1及第五MOS晶体管QN2的漏极则分别耦接于第一PMOS晶体管QP1及第二PMOS晶体管QP2的漏极。第四MOS晶体管QN1及第五MOS晶体管QN2的阈值电压(threshold voltages)最好是低于第一MOS晶体管QP1及第二MOS晶体管QP2的阈值电压。因为输入至感测放大器100的数据电压VDATA及参考电压VREF通常很小，所以阈值电压较低可让第四MOS晶体管QN1及第五MOS晶体管QN2以较低的偏压如数据电压VDATA及参考电压VREF导通。或者，第一级放大器102的第四晶体管及第五晶体管(QN1及QN2)可以是PMOS晶体管，此时两PMOS晶体管的源极耦接于外部电压VDD。
另外，感测放大器100的第二级放大器104包括一锁存器。锁存器耦接于外部电压VDD，用以放大及电平移位自第一级放大器102接收的第一数据输出DATA1及第二数据输出DATA0。外部电压VDD由感测放大器100的外部电源所提供，而外部电压VDD的电压大小实质上等于驱动其它应用感测放大器100的电子装置的电路所需的电压大小。将锁存器偏压于与内部电压VCC不同的外部电压VDD的优点为能够将锁存器输出的讯号直接应用于其它应用感测放大器100的电子装置的电路而不需移位电压大小。第二级放大器104的锁存器包括第一反相器INV1及第二反相器INV2，第一反相器INV1及第二反相器INV2为CMOS反相器。第一反相器INV1包括第一反相器PMOS晶体管MP1及第一反相器NMOS晶体管MN1，第二反相器INV2包括第二反相器PMOS晶体管MP2及第二反相器NMOS晶体管MN2。第一反相器PMOS晶体管MP1及第一反相器NMOS晶体管MN1的漏极相互耦接而接收第一数据输出DATA1。相同地，第二反相器PMOS晶体管MP2及第二反相器NMOS晶体管MN2的漏极相互耦接而接收第二数据输出DATA0。第一反相器PMOS晶体管MP1及第一反相器NMOS晶体管MN1的栅极相互耦接，且第二反相器PMOS晶体管MP2及第二反相器NMOS晶体管MN2的栅极相互耦接。第一反相器PMOS晶体管MP1及第一反相器NMOS晶体管MN1的栅极以及第二反相器PMOS晶体管MP2及第二反相器NMOS晶体管MN2的漏极相互耦接，而第二反相器PMOS晶体管MP2及第二反相器NMOS晶体管MN2的栅极以及第一反相器PMOS晶体管MP1与第一反相器NMOS晶体管MN1的漏极相互耦接。
此外，第二级放大器104还包括第三PMOS晶体管MP3及第三NMOS晶体管MN3。第二级放大器104的第三PMOS晶体管MP3的源极偏压于外部电压VDD，而第二级放大器104的第三PMOS晶体管MP3的栅极用以接收第一控制电压EQPA。第二级放大器104的第三PMOS晶体管MP3的漏极与第一反相器PMOS晶体管MP1及第二反相器PMOS晶体管MP2的源极相互耦接，而第二级放大器104的第三NMOS晶体管MN3的漏极与第一反相器NMOS晶体管MN1及第二反相器NMOS晶体管MN2的源极相互耦接。第二级放大器104的第三NMOS晶体管MN3的源极接地，而第二级放大器104的第三NMOS晶体管MN3的栅极接收第二控制电压LATCH_EN。若第一级放大器102输出的第一数据输出DATA1及第二数据输出DATA0的电压实质上低于0.5倍的外部电压VDD的话，最好是在利用第二控制电压LATCH_EN导通第二级放大器104的第三NMOS晶体管MN3之前，先利用第一控制电压EQPA导通第二级放大器104的第三PMOS晶体管MP3。藉此，在第一反相器NMOS晶体管MN1及第二反相器NMOS晶体管MN2导通只前导通第一反相器PMOS晶体管MP1及第二反相器PMOS晶体管MP2。亦即，因为特性上PMOS晶体管比NMOS晶体管能以较小偏压导通，所以电压低的第一数据输出DATA1及第二数据输出DATA0到达第二级放大器104时，第一反相器PMOS晶体管MP1及第二反相器PMOS晶体管MP2能先导通而开始运作。于是，锁存器放大及电平移位第一数据输出DATA1及第二数据输出DATA0的速度能有效增加。此外，另一优点为由于第二级放大器104开始启动时只有第一反相器PMOS晶体管MP1及第二反相器PMOS晶体管MP2导通，所以关于NMOS不匹配的问题便不须考虑。反之，若第一级放大器102输出的第一数据输出DATA1及第二数据输出DATA0的电压实质上高于0.5倍的外部电压VDD的话，最好是在利用第一控制电压EQPA导通第二级放大器104的第三PMOS晶体管MP3之前，先利用第二控制电压LATCH_EN导通第二级放大器104的第三NMOS晶体管MN3。再者，第一偏压电路106耦接于第一级放大器102。更精确地说，第一偏压电路106耦接于第三PMOS晶体管QP3的栅极，并产生调整电压PBIAS供至第三PMOS晶体管QP3。调整电压PBIAS依据感测放大器100的温度变化而产生，用以减少第一级放大器102的输入偏移电压；输入偏移电压的大小与调整电压PBIAS的大小相关。
感测放大器100还包括第一通门(pass gate)PG1及第二通门PG2，各自耦接于第一级放大器102及第二级放大器104之间。第一通门PG1及第二通门PG2用以分别控制第一数据输出DATA1及第二数据输出DATA0的传输。第一通门PG1及第二通门PG2并由第一控制电压EQPA所控制，使得第一通门PG1及第二通门PG2在第一级放大器102所输出的第一数据输出DATA1及第二数据输出DATA0达到一稳定态之后导通而允许数据的传输。于是，第一数据输出DATA1及第二数据输出DATA0得以自第一级放大器102传输至第二级放大器104。且第二级放大器104的锁存器接收第一数据输出DATA1及第二数据输出DATA0之后，第一通门PG1及第二通门PG2将恢复成不导通而中止传输。于是，锁存器所输入及输出的电压不受影响，或与第一级放大器102之后所输出的任何第一数据输出DATA1及第二数据输出DATA0不相关。
此外，感测放大器100还包括CMOS传输门(transmission gate)TG。于传输门TG导通时，输入第二级放大器104的第一数据输出DATA1及第二数据输出DATA0的电压相等。藉此，传输门TG有效地重设输入第二级放大器104的第一数据输出DATA1及第二数据输出DATA0的电压大小。
请参照图6，其示出了第一通门PG1、第二通门PG2以及传输门TG的导通状态对第一数据输出DATA1及第二数据输出DATA0的影响的模拟图。如图1所示，第一通门PG1及第二通门PG2偏压于第一控制电压EQPA，而传输门TG偏压于EQ。在图6中，第一控制电压EQPA及EQ的电压波形分别以图形示出。第一数据输出DATA1及第二数据输出DATA0在第二级放大器104的输出端OUT的电压大小于图6中分别以虚线及实线示出。请同时参照图1及图6，当第一级放大器102所输出的第一数据输出DATA1及第二数据输出DATA0到达一稳定态后，EQ的电压值降低，而传输门TG导通。由此，于对应的时间间隔内，即传输门TG导通时耦接于传输门TG的输入端及输出端的第一数据输出DATA1及第二数据输出DATA0的电压被设成相等，而有效地完成电压重设。
当第一控制电压EQPA的电压低时，第一通门PG1及第二通门PG2导通。于是，第一数据输出DATA1及第二数据输出DATA0能够经由第一通门PG1及第二通门PG2而分别自第一级放大器102输出至第二级放大器104，如第一数据输出DATA1及第二数据输出DATA0于对应的时间内在输出端OUT的电压值相差甚异所显示。
简言之，通过藉由第一偏压电路106根据感测放大器100的温度变化而自动调整调整电压PBIAS，依据本发明的本实施例的感测放大器有效地补偿由于温度变化而产生的输入偏移电压的变化。
为较佳理解通过调整电压PBIAS调整偏压的输入偏移电压的补偿效果，提供以下附图。请参照图3，其示出了调整电压PBIAS固定于1.7V时的温度变化对输入偏移电压的影响的仿真图。水平轴标示数据电压VDATA及参考电压VREF之间的电压差，差值是以输入电压VIN标示。垂直轴标示输出电压VOUT，是第一数据输出DATA1及第二数据输出DATA0之间的电压差。输入偏移电压为输出电压VOUT等于0V时的输入电压VIN。如图3所示，当温度从-40℃升到80℃时，输入偏移电压显著地从约20.2mV增加到约21.9mV，变化幅度达8％。而依据感测放大器的温度变化而调整调整电压PBIAS时，调整效果如图4A及图4B所示。
请参照图4A，其示出了调整电压PBIAS不固定时的温度变化对输入偏移电压的影响的仿真图。水平轴标示数据电压VDATA及参考电压VREF之间的电压差，即输入电压VIN。垂直轴标示输出电压VOUT，是第一数据输出DATA1及第二数据输出DATA0之间的电压差。图4A中的每一条曲线对应于一特定温度下放大器电路的输出电压VOUT与输入电压VIN间的关系，而最左边的曲线对应的温度为-40℃，最右边的曲线对应的温度则为80℃。请参照图4B，其示出了调整电压PBIAS随温度的变化而调整的模拟图。水平轴标示温度的变化，而垂直轴标示调整电压PBIAS的变化。在图4B中，调整电压PBIAS根据温度从-40℃变化到80℃而从约1.17V变化到约1.27V。在图4A中，可观察到输入偏移电压的变化。输入偏移电压于较先前小得多的范围内从约20.2mV变化到约20.8mV，变化幅度小于1％。于是，如附图所示，通过调整调整电压PBIAS的设计，本发明的感测放大器能有效地补偿因温度变化而产生的输入偏移电压的变化。
请参照图5，其示出了内部电压VCC变化时对输入偏移电压的影响的仿真图。在图5中，水平轴标示输入偏移电压VIN，垂直轴标示输出电压VOUT。当内部电压VCC在调整电压PBIAS为固定值1.17V的情况下从2.6V变化到4V时，输入偏移电压VIN反映一增加趋势，大约从23.4mV变化到27mV，变化幅度约15％。由图5显然可得，若欲将输入偏移电压降至最低，则应选用较低的内部电压VCC。因此，藉由选用较低的内部电压VCC以及依据温度变化调整调整电压PBIAS而补偿输入偏移电压的变化，可避免感测放大器100自存储单元将数据读取错误的问题。亦即，由于一些外在因素，供应外部偏压给第一级放大器102时会造成偏压大小在一范围内变化并引起输入电压偏移；而选用适当的内部电压VCC，如图5所示，便能有效将输入电压的偏移降至最低。
第二实施例
请参照图2，其示出了依照本发明的第二实施例的感测放大器的电路图。感测放大器200包括第一级放大器202及第二级放大器204，并还包括第二偏压电路208而与第一实施例有所区别。第四MOS晶体管QN1及第五MOS晶体管QN2的栅极则换成接收第二偏压电路208所产生的调整电压NBIAS，而非如图1所示，耦接于第二PMOS晶体管QP2的漏极。第四MOS晶体管QN1及第五MOS晶体管QN2用于第一级放大器202的负载(loading)。
总结来说，依据本发明的感测放大器具有下列优点：
1.减少电力消耗及增加运作速度
当锁存器需要较高的偏压(外部电压)以运作时，如图5所示，理想上差动放大器偏压于较低的电压(内部电压)以降低输入偏移电压。于是，藉由分别将第二级放大器及第一级放大器调整偏压，可获致较低的电力消耗及较低的输入偏移电压。此外，因为两实施例中第二级放大器的锁存器皆使用能以低偏压导通的PMOS晶体管，所以第二级放大器的锁存器能快速地放大及电平移位接收自第一级放大器的第一数据输出DATA1及第二数据输出DATA0，并藉此增加感测放大器的整体运作速度。
2.较大的共模电压的可接收输入范围
因为使用PMOS晶体管当输入组件，具有共模(commond mode)的差动放大器可接收的输入电压的范围较大，所以允许感测放大器自存储单元感测到的数据的电压较低。
3.因温度及外部电源的变化而产生的输入偏移补偿
因为图3、图4A、图4B以及图5显示，能藉由调整电压PBIAS及选用较低的内部电压VCC而大幅缩小输入偏移电压的变化范围，所以本发明的感测放大器利用偏压电路产生根据温度变化的调整电压PBIAS而有效地补偿输入偏移电压的变化。
4.可靠度(Reliable)
藉由使用第一通门PG1及第二通门PG2分别控制第一数据输出DATA1及第二数据输出DATA0的传输，锁存器所输入及输出的电压能不受第一级放大器之后输出的任何第一数据输出DATA1及第二数据输出DATA0的影响，因而确保感测放大器的完整度或可靠度。
综上所述，虽然本发明已以一较佳实施例披露如上，然其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围的前提下可作各种的更动与润饰，因此本发明的保护范围以本发明的权利要求为准。

Claims (20)

1.一种感测放大器，包括：
一第一级放大器，包括一放大器电路，用以接收一数据电压及一参考电压并输出一第一数据输出及一第二数据输出，该第一级放大器偏压于一内部电压以产生一输入偏移电压，该输入偏移电压的大小实质上与该内部电压相关；以及
一第二级放大器，包括一锁存器，用以放大及电平移位该第一级放大器的该第一数据输出及该第二数据输出，该锁存器偏压于一外部电压。
2.如权利要求1所述的感测放大器，其中该放大器电路包括一第一MOS晶体管、一第二MOS晶体管及一第三MOS晶体管，该第一MOS晶体管及该第二MOS晶体管的栅极分别接收该数据电压及该参考电压，该第一MOS晶体管及该第二MOS晶体管的漏极则依据该数据电压及该参考电压而分别输出该第一数据输出及该第二数据输出，该第一MOS晶体管及该第二MOS晶体管的源极与该第三MOS晶体管的漏极相互耦接，该第三MOS晶体管的栅极偏压于一调整电压，该调整电压的大小随该感测放大器的温度变化而变化，该第三MOS晶体管的源极偏压于一内部电压。
3.如权利要求1所述的感测放大器，其中该第一MOS晶体管、该第二MOS晶体管及该第三MOS晶体管是PMOS晶体管。
4.如权利要求1所述的感测放大器，其中该第一MOS晶体管、该第二MOS晶体管及该第三MOS晶体管是NMOS晶体管，以及该第三MOS晶体管的源极偏压于接地电压。
5.如权利要求3所述的感测放大器，其中该第一级放大器包括一第四NMOS晶体管及一第五NMOS晶体管，该第一级放大器的该第四NMOS晶体管及该第五NMOS晶体管的源极接地，该第四NMOS晶体管及该第五NMOS晶体管的栅极相互耦接，该第五NMOS晶体管的栅极与漏极相互耦接，该第四NMOS晶体管及该第五NMOS晶体管的漏极分别与该第一PMOS晶体管及该第二PMOS晶体管的漏极相互耦接。
6.如权利要求4所述的感测放大器，其中该第一级放大器包括一第四PMOS晶体管及一第五PMOS晶体管，该第一级放大器的该第四PMOS晶体管及该第五PMOS晶体管的源极耦接于该外部电压，该第四PMOS晶体管及该第五PMOS晶体管的栅极相互耦接，该第五PMOS晶体管的栅极与漏极相互耦接，该第四PMOS晶体管及该第五PMOS晶体管的漏极分别与该第一NMOS晶体管及该第二NMOS晶体管的漏极相互耦接。
7.如权利要求5所述的感测放大器，其中该第四MOS晶体管及该第五MOS晶体管的阈值电压低于该第一MOS晶体管及该第二MOS晶体管的阈值电压。
8.如权利要求2所述的感测放大器，其中该感测放大器还包括一第一偏压电路，用以产生该调整电压。
9.如权利要求8所述的感测放大器，其中该第一偏压电路所产生的该调整电压输出至该第三MOS晶体管的栅极，该调整电压依据该感测放大器的温度变化而产生，该输入偏移电压的大小实质上与该调整电压的大小相关。
10.如权利要求2所述的感测放大器，其中该感测放大器包括一第二偏压电路，该第一级放大器包括一第四NMOS晶体管及一第五NMOS晶体管，该第一级放大器的该第四NMOS晶体管及该第五NMOS晶体管的源极接地，该第四NMOS晶体管及该第五NMOS晶体管的栅极相互耦接，该第四NMOS晶体管及该第五NMOS晶体管的漏极分别与该第一PMOS晶体管及该第二PMOS晶体管的漏极相互耦接，该第二偏压电路用以产生输出至该第四MOS晶体管及该第五MOS晶体管的栅极的偏压。
11.如权利要求1所述的感测放大器，其中该第二级放大器的该锁存器包括一第一反相器及一第二反相器，该第一反相器及该第二反相器为CMOS反相器，该第一反相器包括一第一反相器PMOS晶体管及一第一反相器NMOS晶体管，该第二反相器包括一第二反相器PMOS晶体管及一第二反相器NMOS晶体管，该第一反相器的该第一反相器PMOS晶体管及该第一反相器NMOS晶体管的漏极相互耦接而接收该第一数据输出，该第二反相器的该第二反相器PMOS晶体管及该第二反相器NMOS晶体管的漏极相互耦接而接收该第二数据输出，该第一反相器的该第一反相器PMOS晶体管及该第一反相器NMOS晶体管的栅极相互耦接，该第二反相器的该第二反相器PMOS晶体管及该第二反相器NMOS晶体管的栅极相互耦接，该第一反相器的该第一PMOS晶体管及该第一NMOS晶体管的栅极亦与该第二反相器的该第二反相器PMOS晶体管及该第二反相器NMOS晶体管的漏极相互耦接，该第二反相器的该第二反相器PMOS晶体管及该第二反相器NMOS晶体管的栅极亦与该第一反相器的该第一反相器PMOS晶体管及该第一反相器NMOS晶体管的漏极相互耦接。
12.如权利要求1所述的感测放大器，其中该第二级放大器包括一第三PMOS晶体管及一第三NMOS晶体管，该第二级放大器的该第三PMOS晶体管的源极偏压于该外部电压，该第二级放大器的该第三PMOS晶体管的栅极接收一第一控制电压，该第二级放大器的该第三PMOS晶体管的漏极与该第一反相器PMOS晶体管及该第二反相器PMOS晶体管的源极相互耦接，该第二级放大器的该第三NMOS晶体管的漏极与该第一反相器NMOS晶体管及该第二反相器NMOS晶体管的源极相互耦接，该第二级放大器的该第三NMOS晶体管的源极接地，该第二级放大器的该第三NMOS晶体管的栅极接收一第二控制电压。
13.如权利要求12所述的感测放大器，其中若该第一级放大器输出的该第一数据输出及该第二数据输出的电压实质上低于0.5倍的该外部电压时，在利用该第二控制电压导通该第二级放大器的该第三NMOS晶体管之前，先利用该第一控制电压导通该第二级放大器的该第三PMOS晶体管。
14.如权利要求12所述的感测放大器，其中若该第一级放大器输出的该第一数据输出及该第二数据输出的电压实质上高于0.5倍的该外部电压时，在利用该第一控制电压导通该第二级放大器的该第三PMOS晶体管之前，先利用该第二控制电压导通该第二级放大器的该第三NMOS晶体管。
15.如权利要求1所述的感测放大器，其中该感测放大器包括一第一通门及一第二通门，该第一通门及该第二通门各自耦接于该第一级放大器及该第二级放大器之间，用以分别控制该第一数据输出及该第二数据输出的传输，该第一通门及该第二通门并由该第一控制电压所控制，使得该第一通门及该第二通门在该第一级放大器所输出的该第一数据输出及该第二数据输出达到一稳定态之后导通，使该第一数据输出及该第二数据输出得以自该第一级放大器传输至该第二级放大器，且该第二级放大器的该锁存器接收该第一数据输出及该第二数据输出之后，该第一通门及该第二通门将恢复成不导通，使该锁存器所输入及输出的电压，与该第一级放大器之后所输出的该第一数据输出及该第二数据输出不相关。
16.如权利要求1所述的感测放大器，其中该感测放大器还包括一传输门，于该传输门导通时，输入该第二级放大器的该第一数据输出及该第二数据输出的电压相等。
17.如权利要求1所述的感测放大器，其中该内部电压是由该感测放大器的一内部电源提供。
18.如权利要求1所述的感测放大器，其中该外部电压是由该感测放大器的一外部电源提供。
19.如权利要求1所述的感测放大器，其中该第一级放大器的该放大器电路为一运算传导放大器电路。
20.如权利要求1所述的感测放大器，其中该第一级放大器的该放大器电路为一差动放大器电路。
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