CN1941199A - 用于动态随机存取存储器的输出驱动器 - Google Patents

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Abstract

一种输出驱动器，包括预上拉驱动单元，被配置成执行预上拉驱动操作；预下拉驱动单元，被配置成执行预下拉驱动操作；驱动单元，被配置成响应于所述预上拉驱动单元和所述预下拉驱动单元的输出而执行驱动操作；和补偿单元，被配置成感测所述预上拉驱动单元和所述预下拉驱动单元的驱动强度的变化，来控制所述预上拉驱动单元和所述预下拉驱动单元的驱动力。

Description

用于动态随机存取存储器的输出驱动器
技术领域
本发明涉及一种输出驱动器；且更明确地说，涉及一种用于输出稳定电平的输出信号的输出驱动器。
背景技术
随着包括在动态随机存取存储器(DRAM)中的输出驱动器的驱动强度增加，所述DRAM与连接至所述DRAM的系统之间的数据传输速度变得更快。为了确保高速数据传输，要求输出驱动器的转换率(slew rate)大于预定最小值，而与过程、电压和温度的变化无关。若输出驱动器的转换率过大，则输出驱动器的电流消耗突然增加。另外，当转换率过大时，由DRAM和系统之间的不完美终端(imperfect termination)所引起的反射也增加。因此，输出信号具有不稳定值。由于此原因，输出驱动器的转换率需要小于预定最大值。换言之，要求即使当诸如过程、电压和温度的环境条件变化时，输出驱动器的转换率维持于在最小值和最大值之间变动的值，以输出稳定输出信号。
图1是传统输出驱动器的方框图。
如图所示，输出驱动器包括：预上拉驱动单元20，用于响应于预上拉驱动信号pre_UP而执行预上拉驱动操作；预下拉驱动单元30，用于响应于预下拉驱动信号pre_DNb而执行预下拉驱动操作；以及驱动单元10，用于响应于预上拉驱动单元20和预下拉驱动单元30的输出而驱动输出信号。
驱动单元10包括第一PMOS晶体管PM1、第一NMOS晶体管NM1，以及第一和第二电阻器R1和R2。连接于电源电压VDDQ端子和第一电阻器R1之间的第一PMOS晶体管PM1在其栅极处接收预上拉驱动单元20的输出。第一电阻器R1连接于第一PMOS晶体管PM1和输出节点A之间。连接于接地电压VSSQ端子和第二电阻器R2之间的第一NMOS晶体管NM1在其栅极处接收预下拉驱动单元30的输出。第二电阻器R2连接于第一NMOS晶体管NM1和输出节点A之间。
预上拉驱动单元20包括第二PMOS晶体管PM2、第二NMOS晶体管NM2和第三电阻器R3。连接于电源电压VDDQ端子和输出节点B之间的第二PMOS晶体管PM2在其栅极处接收预上拉驱动信号pre_UP。连接于第三电阻器R3和接地电压VSSQ端子之间的第二NMOS晶体管NM2在其栅极处接收预上拉驱动信号pre_UP。第三电阻器R3连接于第二NMOS晶体管NM2和输出端子B之间。
预下拉驱动单元30包括第三PMOS晶体管PM3、第三NMOS晶体管NM3和第四电阻器R4。连接于电源电压VDDQ端子和第四电阻器R4之间的第三PMOS晶体管PM3在其栅极处接收预下拉驱动信号pre_DNb。连接于输出节点C和接地电压VSSQ端子之间的第三NMOS晶体管NM3在其栅极处接收预下拉驱动信号pre_DNb。第四电阻器R4配置在第三PMOS晶体管PM3和输出端子C之间。
如上文所描述，图1中所示的输出驱动器包括在MOS晶体管PM1、NM1、NM2和PM3以及输出节点A、B和C之间的无源元件(即电阻器R1至R4)，以减小输出驱动器的转换率的变化。众所周知，诸如电阻器的无源元件比诸如MOS晶体管的有源元件较少受过程、电压和温度的变化的影响。因此，通过包括无源元件(例如，电阻器R1至R4)，输出驱动器的转换率的变化可稍微减小。在此情况下，因为电阻器R1至R4，所以输出驱动器的转换率减小。转换率的减小可通过增大NMOS晶体管的尺寸来补偿。
虽然可能通过在MOS晶体管和输出节点之间配置无源元件来减小输出驱动器的转换率的变化，但输出驱动器的转换率仍随过程、电压和温度而变化。
发明内容
因此，本发明的目的是提供一种输出稳定电平的输出信号的输出驱动器。
根据本发明的一个方面，提供一种输出驱动器，包括：预上拉驱动单元，被配置成响应于预上拉驱动信号而执行预上拉驱动操作；预下拉驱动单元，被配置成响应于预下拉驱动器信号而执行预下拉驱动操作；驱动单元，被配置成响应于所述预上拉驱动单元和所述预下拉驱动单元的输出而执行驱动操作；和转换率补偿单元，被配置成感测所述驱动单元的转换率的变化，以由此控制预上拉驱动单元和预下拉驱动单元。预上拉驱动单元和预下拉驱动单元的驱动强度是可调节的。
根据本发明的另一方面，提供一种输出驱动器，包括：转换率补偿单元，被配置成感测输出驱动器的转换率的变化，以由此产生多个转换率补偿信号；预上拉驱动单元，被配置成响应于所述多个转换率补偿信号而执行预上拉操作；预下拉驱动单元，被配置成响应于多个转换率补偿信号而执行预下拉操作；和驱动单元，被配置成响应于所述预上拉驱动单元和所述预下拉驱动单元的输出而驱动输出信号。
附图说明
从下列结合附图所进行的对优选实施例的说明，本发明的上述和其他目的和特征将变得明显，其中：
图1是传统输出驱动器的方框图；
图2是根据本发明的一个实施例的输出驱动器的方框图；
图3是图2中所示的转换率补偿单元的示意电路图；
图4是根据本发明的一个实施例的信号产生单元的示意电路图；和
图5是图2中所示的上拉驱动单元的示意电路图。
具体实施方式
下文中，将参照附图详细描述根据本发明的用于半导体存储器件中的输出驱动器。
图2是根据本发明的一个实施例的输出驱动器的方框图。
如图所示，输出驱动器包括驱动单元100、预上拉驱动单元200、预下拉驱动单元300和转换率补偿单元400。转换率补偿单元400感测环境条件(例如，过程、电压和温度)，且产生转换率补偿信号EN[1:3]和ENb[1:3]。在转换率补偿信号EN[1:3]和ENb[1:3]的控制下，预上拉驱动单元200响应于预上拉驱动信号pre_UP而执行预上拉驱动操作。在转换率补偿信号EN[1:3]和ENb[1:3]的控制下，预下拉驱动单元300响应于预下拉驱动信号pre_DNb而执行预下拉驱动操作。驱动单元100响应于分别自预上拉驱动单元200和预下拉驱动单元300输出的上拉驱动信号UPb和下拉驱动信号DN，而驱动输出信号。如上所述，通过根据环境条件的转换率补偿信号EN[1:3]和ENb[1:3]来控制预上拉驱动单元200和预下拉驱动单元300的驱动强度。
驱动单元100包括第四PMOS晶体管PM4、第四NMOS晶体管NM4，以及第五和第六电阻器R5和R6。连接于电源电压VDDQ端子和第五电阻器R5之间的第四PMOS晶体管PM4在其栅极处接收上拉驱动信号UPb。第五电阻器R5连接于第四PMOS晶体管PM4和输出节点D之间。连接于接地电压VSSQ端子和第六电阻器R6之间的第四NMOS晶体管NM4在其栅极处接收下拉驱动信号DN。第六电阻器R6连接于第四NMOS晶体管NM4和输出节点D之间。
图3是描述图2中所示的转换率补偿单元400的示意电路图。
如图所示，转换率补偿单元400包括转换率感测单元420、数字化单元440和信号产生单元460。转换率感测单元420包括配置相同于预上拉驱动单元200和预下拉驱动单元300的配置的M0S晶体管配置，且感测所述MOS晶体管的转换率根据过程、电压和温度的变化的变化。数字化单元440划分转换率感测单元420的输出。接收数字化单元440的输出的信号产生单元460输出转换率补偿信号EN[1:3]和ENb[1:3]。
利用串联连接于内部电压VINT端子和接地电压VSSQ端子之间的多个晶体管来实现转换率感测单元420。所述多个晶体管之一是MOS晶体管，其相同于配置于预上拉驱动单元200和预下拉驱动单元300中的晶体管。图3中所示的转换率感测单元420包括串联连接的第七电阻器R7、第五NMOS晶体管NM5和第六NMOS晶体管NM6。第七电阻器R7连接于内部电压VINT端子和输出节点之间。在其栅极处接收外部电源电压VDD的第五NMOS晶体管NM5连接于输出节点和第六NMOS晶体管NM6之间。在其栅极处接收感测信号SEN的第六NMOS晶体管NM6连接于第五NMOS晶体管NM5和接地电压VSSQ端子之间。第五NMOS晶体管NM5相同于包括于配置于预上拉驱动单元200和预下拉驱动单元300中的NMOS晶体管。
提供至转换率感测单元420的内部电压VINT维持预定稳定电平。因此，转换率感测单元420能可靠地感测外部电源电压VDD的电平而不受环境条件(例如，过程、电压和温度)的影响。感测信号SEN仅当达到适当门限电平时启用转换率感测单元420，以节省转换率感测单元420的电流消耗。
数字化单元440包括参考电压产生器442和比较单元444。参考电压产生器442输出多个参考电压。比较单元444将参考电压的每一个与转换率感测单元420的输出比较。参考电压产生器442包括多个电阻器R8、R9和R10，其串联连接于内部电压VINT端子和接地电压VSSQ端子之间。比较单元444包括多个差动放大器DAM1和DAM2。每一差动放大器接收参考电压之一和转换率感测单元420的输出。
信号产生单元460响应于数字化单元440的多个输出信号而输出转换率补偿信号EN[1:3]和ENb[1:3]。信号产生单元460可用通用逻辑区块和锁存器来实现。
转换率补偿单元400可经由第五NMOS晶体管NM5来感测预上拉驱动单元200和预下拉驱动单元300的转换率的变化。当外部电源电压VDD的电平较低且MOS晶体管的驱动强度较小时，已启用的转换率补偿信号EN[1:3]和ENb[1:3]的数目增大。反之，当外部电源电压VDD的电平较高且MOS晶体管的驱动强度较大时，已启用的转换率补偿信号EN[1:3]和ENb[1:3]的数目减小。另外，数字化单元440中的电阻器和比较器的数目可根据所要的转换率补偿单元400的敏感性而变化。
图4是根据本发明的一个实施例的描述信号产生单元的示意电路图。
信号产生单元460包括逻辑单元462、锁存器单元464，以及多个传输门TG1、TG2和TG3。逻辑单元462逻辑地将数字化单元440的输出COMP_OUT1和COMP_OUT2与外部电源电压VDD组合并输出多个逻辑信号。锁存器单元464锁存逻辑信号并输出转换率补偿信号EN[1:3]和ENb[1:3]。多个传输门TG1、TG2和TG3的每一个响应于转换率控制信号对SR_LAT和SR_LATB而传输对应的逻辑信号。
信号产生单元460接收两个输出COMP_OUT1和COMP_OUT2并输出三对转换率补偿信号EN[1:3]和ENb[1:3]。逻辑单元462包括三个与非(NAND)门ND1、ND2和ND3。第一与非门ND1通常经由两个输入端子接收外部电源电压VDD并逻辑地将其组合，即，外部电源电压VDD经由第一与非门ND1的两个输入端子而输入。第二与非门ND2逻辑地将外部电源电压VDD与数字化单元440的第二输出COMP_OUT2组合。第三与非门ND3逻辑地将外部电源电压VDD与数字化单元440的第一输出COMP_OUT1组合。锁存器单元464包括多个锁存器，其每一个锁存对应的逻辑信号。响应于逻辑高电平的转换率控制信号SR_LAT而刷新锁存器单元464中所锁存的值。
表1示出图4中所示的信号产生单元的操作。
表1
  VDD   COMP_OUT1   COMP_OUT2   EN[1]   EN[2]   EN[3]
  低   H   H   H   H   H
  中   L   H   H   H   L
  高   L   L   H   L   L
根据包括于转换率感测单元420和数字化单元440中的NMOS晶体管的尺寸和电阻器的电阻而将外部电源电压VDD分类为三种电平，即，″低″、″中″和″高″。若外部电源电压VDD具有″低″电平，则数字化单元440的第一和第二输出COMP-OUT1和COMP_OUT2都具有逻辑高电平。若外部电源电压VDD具有″中″电平，则第一输出COMP_OUT1具有逻辑低电平，而第二输出COMP_OUT2具有逻辑高电平。若外部电源电压VDD具有″高″电平，则第一和第二输出COMP-OUT1和COMP_OUT2都具有逻辑低电平。
当外部电源电压VDD具有″低″电平时，第一至第三转换率补偿信号EN[1:3]以逻辑高电平启动。当外部电源电压VDD具有″中″电平时，第一和第二转换率补偿信号EN[1:2]以逻辑高电平启动。当外部电源电压VDD具有″高″电平时，仅第一转换率补偿信号EN[1]以逻辑高电平启动。
图5是描述图2中所示的上拉驱动单元200的示意电路图。
上拉驱动单元200包括主上拉驱动单元220和辅助上拉驱动单元240。主上拉驱动单元220包括主上拉驱动反相器和主驱动电压提供器。主上拉驱动反相器具备第七NMOS晶体管NM7和第八PMOS晶体管PM8。主驱动电压提供器具备第五PMOS晶体管PM5和第十NMOS晶体管NM10。第七NMOS晶体管NM7和第八PMOS晶体管PM8在其栅极处接收预上拉驱动信号pre_UP。第七NMOS晶体管NM7具有与包括于转换率感测单元420中的第五NMOS晶体管NM5相同的特性。第五PMOS晶体管PM5和第十NMOS晶体管NM10分别在其栅极处接收第一经反相的转换率补偿信号ENb[1]和第一转换率补偿信号EN[1]。第五PMOS晶体管PM5连接于电源电压VDDQ端子和第八PMOS晶体管PM8之间。第十NMOS晶体管NM10连接于第七NMOS晶体管NM7和接地电压VSSQ端子之间。
辅助上拉驱动单元240包括辅助上拉驱动反相器和辅助驱动电压提供器。辅助上拉驱动反相器包括两个PMOS晶体管PM9和PM10以及两个NMOS晶体管NM8和NM9，其分别在其栅极处接收预上拉驱动信号pre_UP。辅助驱动电压提供器包括两个PMOS晶体管PM6和PM7以及两个NMOS晶体管NM11和NM12。第六PMOS晶体管PM6和第十一NMOS晶体管NM11分别在其栅极处接收第二经反相的转换率补偿信号ENb[2]和第二转换率补偿信号EN[2]。第六PMOS晶体管PM6连接于电源电压VDDQ端子和第九NMOS晶体管NM9之间。第十一NMOS晶体管NM11连接于第八NMOS晶体管NM8和接地电压VSSQ端子之间。第七PMOS晶体管PM7和第十二NMOS晶体管NM12分别在其栅极处接收第三经反相的转换率补偿信号ENb[3]和第三转换率补偿信号EN[3]。第七PMOS晶体管PM7连接于电源电压VDDQ端子和第十PMOS晶体管PM10之间。第十二NMOS晶体管NM12连接于第九NMOS晶体管NM9和接地电压VSSQ端子之间。预上拉驱动单元200将预上拉驱动信号pre_UP反相以输出上拉驱动信号UPb。开启的反相器的数目通过自转换率补偿单元400输出的转换率补偿信号EN[1:3]和ENb[1:3]来确定。
除预下拉驱动单元300接收预下拉驱动信号pre_DNb以输出下拉驱动信号DN以外，预下拉驱动单元300具有与预上拉驱动单元200的电路类似的电路。因此，为了避免冗余，将不再对其进行详细描述。
当外部电源电压VDD的电平较低且MOS晶体管的驱动强度较小时(意即，当转换率较小时)，自转换率补偿单元400输出的已启用的转换率补偿信号EN[1:3]和ENb[1:3]的数目增大。因此，包括于预上拉驱动单元200和预下拉驱动单元300中的开启的反相器的数目增大。因此，输出驱动器的输出信号的转换率增大。当外部电源电压VDD的电平较高且MOS晶体管的驱动强度较大时(即当转换率较大时)，自转换率补偿单元400输出的已启用的转换率补偿信号EN[1:3]和ENb[1:3]的数目减小。因此，开启的反相器的数目减小。因此，输出驱动器的输出信号的转换率减小。以此方式，输出信号的转换率经稳定调节以具有在预定范围中的值。
在图3中所示的实施例中，转换率补偿单元400在转换率感测单元420中包括NMOS晶体管NM5。然而，在另一实施例中，转换率感测单元420可包括PMOS晶体管，其与包括于预上拉驱动单元200和预下拉驱动单元300中的PMOS晶体管相同。
根据本发明的输出驱动器根据环境条件(例如，过程、电压和温度)的变化而适当地调节预上拉驱动单元和预下拉驱动单元的驱动强度。因此，输出信号的转换率的变化保持于预定范围内。因此，本发明改善了输出驱动器的可靠性和信号完整性。
本申请包含与在2005年9月29日和在2005年12月15日在韩国专利局申请的韩国专利申请第2005-091552号和第2005-123978号有关的主题，这些专利申请的全部内容以引用方式并入本文中。
虽然关于特定实施例描述了本发明，但本领域技术人员将容易理解，在不脱离如所附权利要求限定的本发明的精神和范围的情况下，可作出各种变化和修改。

Claims (35)

1、一种输出驱动器，包括：
预上拉驱动单元，被配置成执行预上拉驱动操作；
预下拉驱动单元，被配置成执行预下拉驱动操作；
驱动单元，被配置成响应于所述预上拉驱动单元和所述预下拉驱动单元的输出而执行驱动操作；和
补偿单元，被配置成感测所述预上拉驱动单元和所述预下拉驱动单元的驱动强度的变化，以控制所述预上拉驱动单元和所述预下拉驱动单元的所述驱动操作。
2、如权利要求1所述的输出驱动器，其中所述预上拉驱动单元和所述预下拉驱动单元的驱动强度响应于自所述补偿单元输出的转换率补偿信号而稳定化。
3、如权利要求2所述的输出驱动器，其中所述预上拉驱动单元包括：
主预上拉驱动单元，被配置成执行主驱动操作；和
辅助预上拉驱动单元，被配置成调节所述预上拉驱动单元的驱动强度。
4、如权利要求3所述的输出驱动器，其中所述预下拉驱动单元包括：
主预下拉驱动单元，被配置成执行所述主驱动操作；和
辅助预下拉驱动单元，被配置成调节所述预下拉驱动单元的驱动强度。
5、如权利要求4所述的输出驱动器，其中所述补偿单元包括：
转换率感测单元，被配置成感测根据环境条件的所述驱动单元的所述转换率的变化；
数字化单元，被配置成数字化所述转换率感测单元的输出；和
信号产生单元，被配置成根据所述数字化单元的输出而产生多个转换率补偿信号，
其中所述转换率感测单元包括MOS晶体管；以及
所述预上拉驱动单元和所述预下拉驱动单元的每一个都包括MOS晶体管。
6、如权利要求5所述的输出驱动器，其中所述转换率感测单元、所述预上拉驱动单元和预下拉驱动单元的MOS晶体管的构造相同。
7、如权利要求6所述的输出驱动器，其中所述转换率感测单元包括串联连接于第一内部电源电压端子和接地电压端子之间的多个电阻器，并通过多个连接节点之一输出输出信号，其中所述多个电阻器之一是所述MOS晶体管，其栅极耦接至外部电源电压。
8、如权利要求7所述的输出驱动器，其中所述转换率感测单元包括：
第一无源元件电阻器，其连接于所述第一内部电源电压端子和第一输出节点之间；
第一NMOS晶体管，其连接至所述第一输出节点，所述第一NMOS晶体管的栅极具有耦接至外部电源电压的栅极；和
第二NMOS晶体管，其连接于所述第一NMOS晶体管和所述接地电压端子之间，所述第二NMOS晶体管的栅极耦接至感测信号，
其中所述感测信号仅当达到适当门限电平时启用所述转换率感测单元，由此最小化所述转换率感测单元的电流消耗。
9、如权利要求7所述的输出驱动器，其中所述第一NMOS晶体管的配置相同于所述主预上拉驱动单元和所述主预下拉驱动单元的晶体管的配置。
10、如权利要求7所述的输出驱动器，其中所述转换率感测单元的晶体管是PMOS晶体管。
11、如权利要求9所述的输出驱动器，其中所述数字化单元包括：
参考电压提供器，被配置成提供多个参考电压；和
比较单元，被配置成比较所述多个参考电压的每一个与所述转换率感测单元的输出。
12、如权利要求11所述的输出驱动器，其中所述参考电压提供器包括串联连接于所述第一内部电源电压端子和所述接地电压端子之间的多个电阻器，且所述多个电阻器之间的连接节点处的电压提供所述多个参考电压。
13、如权利要求12所述的输出驱动器，其中所述比较单元包括多个差动放大器，其被耦接以接收所述多个参考电压之一和所述转换率感测单元的输出。
14、如权利要求13所述的输出驱动器，其中所述驱动单元包括：
第一PMOS晶体管，其连接至第二内部电源电压端子，在其栅极处接收所述预上拉驱动单元的输出；
第二无源元件电阻器，其连接于所述第一PMOS晶体管和第二输出节点之间；
第三NMOS晶体管，其连接至所述接地电压端子，在其栅极处接收所述预下拉驱动单元的输出；和
第三无源元件电阻器，其连接于所述第三NMOS晶体管和所述第二输出节点之间。
15、如权利要求6所述的输出驱动器，其中所述驱动单元包括：
PMOS晶体管，其连接至电源电压端子并接收所述预上拉驱动单元的输出；
第一无源元件电阻器，其连接于所述PMOS晶体管和输出节点之间；
NMOS晶体管，其连接至接地电压端子并接收所述预下拉驱动单元的输出；和
第二无源元件电阻器，其连接于所述NMOS晶体管和所述输出节点之间。
16、如权利要求15所述的输出驱动器，其中所述主预上拉驱动单元包括：
主反相器单元，被配置成将第一驱动信号反相，由此输出上拉驱动信号；和
主驱动电压提供器，被配置成响应于所述多个转换率补偿信号，而选择性地将驱动电压提供至所述反相器单元。
17、如权利要求16所述的输出驱动器，其中所述主反相器单元包括：
PMOS晶体管，其在其栅极处接收所述第一驱动信号；和
NMOS晶体管，其在其栅极处接收所述第一驱动信号。
18、如权利要求17所述的输出驱动器，其中所述主驱动电压提供器包括：
PMOS晶体管，其在其栅极处接收对应的经反相的转换率补偿信号；和
NMOS晶体管，其在其栅极处接收对应的转换率补偿信号。
19、如权利要求18所述的输出驱动器，其中所述辅助预上拉驱动单元包括：
辅助反相器单元，被配置成将第一驱动信号反相，由此输出上拉驱动信号；和
辅助驱动电压提供器，被配置成响应于所述多个转换率补偿信号，而选择性地将驱动电压提供至所述反相器单元。
20、如权利要求19所述的输出驱动器，其中所述辅助反相器单元包括：
多个PMOS晶体管，其彼此并联连接于所述驱动电压提供器和输出节点之间，每一PMOS晶体管在其栅极处接收所述第一驱动信号；和
多个NMOS晶体管，其彼此并联连接于所述输出节点和所述驱动电压提供器之间，每一NMOS晶体管接收所述第一驱动信号。
21、如权利要求20所述的输出驱动器，其中所述辅助驱动电压提供器包括：
多个PMOS晶体管，其连接于所述电源电压端子和包括于所述反相器单元中的所述多个PMOS晶体管之间，每一PMOS晶体管在其栅极处接收对应的经反相的转换率补偿信号；和
多个NMOS晶体管，其连接于包括于所述反相器单元中的所述多个NMOS晶体管之间，每一NMOS晶体管在其栅极处接收对应的转换率补偿信号。
22、一种输出驱动器，包括：
补偿单元，被配置成感测所述输出驱动器的转换率的变化，由此产生多个转换率补偿信号；
预上拉驱动单元，被配置成响应于所述多个转换率补偿信号而执行预上拉操作；
预下拉驱动单元，被配置成响应于所述多个转换率补偿信号而执行预下拉操作；和
驱动单元，被配置成响应于所述预上拉驱动单元和所述预下拉驱动单元的输出而驱动输出信号。
23、如权利要求22所述的输出驱动器，其中所述补偿单元包括：
转换率感测单元，被配置成感测所述输出驱动器的所述转换率根据诸如过程、电压和温度的环境条件的变化；
数字化单元，被配置成数字化所述转换率感测单元的输出；和
信号产生单元，被配置成根据所述数字化信号的输出而产生多个转换率补偿信号，
其中所述转换率感测单元、所述预上拉驱动单元和所述预下拉驱动单元的每一个包括类似配置的MOS晶体管。
24、如权利要求23所述的输出驱动器，其中所述预上拉驱动单元包括：
反相器单元，被配置成将第一驱动信号反相，由此输出为上拉驱动信号；和
驱动电压提供器，被配置成响应于所述多个转换率补偿信号，而选择性地将驱动电压提供至所述反相器单元。
25、如权利要求24所述的输出驱动器，其中所述反相器单元包括：
多个PMOS晶体管，其彼此并联连接于所述驱动电压提供器和输出节点之间，每一PMOS晶体管在其栅极处接收所述第一驱动信号；和
多个NMOS晶体管，其彼此并联连接于所述输出节点和所述驱动电压提供器之间，每一NMOS晶体管接收所述第一驱动信号。
26、如权利要求25所述的输出驱动器，其中所述驱动电压提供器包括：
多个PMOS晶体管，其连接于第一内部电源电压端子和包括于所述反相器单元中的所述多个PMOS晶体管之间，每一PMOS晶体管在其栅极处接收对应的转换率补偿信号；和
多个NMOS晶体管，其连接于包括于所述反相器单元中的所述多个NMOS晶体管和接地电压端子之间，每一NMOS晶体管在其栅极处接收对应的转换率补偿信号。
27、如权利要求26所述的输出驱动器，其中所述转换率感测单元是利用串联连接于第二内部电源电压端子和接地电压端子之间的多个电阻器来实现的，并经由所述多个连接节点之一输出输出信号，其中所述多个电阻器之一是所述MOS晶体管，其在其栅极处接收外部电源电压。
28、如权利要求27所述的输出驱动器，其中所述转换率感测单元包括：
第一无源元件电阻器，其连接于所述第二内部电源电压端子和第一输出节点之间；
第一NMOS晶体管，其连接至所述第一输出节点，经由其栅极接收外部电源电压；和
第二NMOS晶体管，其连接于所述第一NMOS晶体管和所述接地电压端子之间，接收感测信号，
其中所述感测信号仅当所述感测信号达到适当门限值时启用所述转换率感测单元，以节省所述转换率感测单元的电流消耗。
29、如权利要求28所述的输出驱动器，其中所述第一NMOS晶体管相同于包括于所述预上拉驱动单元和所述预下拉驱动单元中的晶体管。
30、如权利要求27所述的输出驱动器，其中所述转换率感测单元、所述预上拉驱动单元和所述预下拉驱动单元的每一个包括PMOS晶体管。
31、如权利要求30所述的输出驱动器，其中所述数字化单元包括：
参考电压提供器，被配置成提供多个参考电压；和
比较单元，被配置成比较所述多个参考电压的每一个与所述转换率感测单元的输出。
32、如权利要求31所述的输出驱动器，其中所述参考电压提供器包括串联连接于所述第二内部电源电压端子和所述接地电压端子之间的多个电阻器，且所述多个电阻器之间的连接节点处的电压提供所述多个参考电压。
33、如权利要求32所述的输出驱动器，其中所述比较单元包括多个差动放大器，其接收参考电压之一和所述转换率感测单元的输出。
34、如权利要求33所述的输出驱动器，其中所述驱动单元包括：
第一PMOS晶体管，其连接至第二内部电源电压端子，在其栅极处接收所述预上拉驱动单元的输出；
第二无源元件电阻器，其连接于所述第一PMOS晶体管和第二输出节点之间；
第三NMOS晶体管，其连接至所述接地电压端子，在其栅极处接收所述预下拉驱动单元的输出；和
第三无源元件电阻器，其连接于所述第三NMOS晶体管和所述第二输出节点之间。
35、如权利要求34所述的输出驱动器，其中所述驱动单元包括：
PMOS晶体管，其连接至电源电压端子，接收所述预上拉驱动单元的输出；
第一无源元件电阻器，其连接于所述PMOS晶体管和输出节点之间；
NMOS晶体管，其连接至接地电压端子，接收所述预下拉驱动单元的输出；和
第二无源元件电阻器，其连接于所述NMOS晶体管和所述输出节点之间。
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