CN1941194A - 过驱动控制电路的感应放大器及其控制方法 - Google Patents

过驱动控制电路的感应放大器及其控制方法 Download PDF

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Abstract

一种半导体存储器件，包括：位线感测放大块，用于感测和放大位线数据。第一驱动块使用被施加至正常驱动电压端的电压以驱动该位线感测放大块的上拉电源线。第二驱动块使用过驱动电压以驱动该正常驱动电压端。过驱动信号产生块响应于启动指令而产生过驱动信号，该过驱动信号界定过驱动间隔。外部电源电压电平检测块检测该外部电源电压的电压电平。选择输出块响应于该外部电源电压电平检测块的输出信号而选择性地输出该过驱动信号，其中该选择输出块的输出信号控制该第二驱动块。

Description

过驱动控制电路的感应放大器及其控制方法
技术领域
本发明涉及一种半导体存储器件，尤其涉及一种被设计成控制位线过驱动的半导体存储器件。
背景技术
当逐渐缩小半导体存储器件的线宽和单元尺寸时，许多研发者已着重于可在低电源电压下操作的存储器件的开发。因此，需要一种可提供低操作电压状况所需的功能的布局技术。
目前，将内部电压产生器安装在半导体存储器件中以提供该半导体存储器件的操作所需的电压，其中该内部电压产生器在被提供外部电源电压后产生内部电压。在使用位线放大器的那些存储器件(例如：动态随机存取存储器(DRAM))中，核心电压是对应于高逻辑电平的数据信号的电压。
一旦启动由一行地址所选择的一组字线，将对应于连接至所选择的字线的多个存储单元的对应存储数据的电压供应至位线，以及所述位线放大器感测被供应至所述位线的电压并且放大所述感测电压。因此，许多位线放大器同时操作以放大被供应至所述位线的电压。然而，大量电流从用于驱动所述位线感测放大器的核心电压端消耗，以及核心电压电平下降。当该核心电压电平持续下降，常常有一短期间很难使用该核心电压来放大被供应至所述位线的电压。换句话说，所述位线的感测率变小了。
因此，在操作所述位线感测放大器的初始阶段(即，在所述存储单元和所述位线共享电荷之后)期间，所述位线感测放大器使用比该核心电压高的电压(通常是外部电源电压VDD)来感测和放大被供应至所述位线的电压。此方法通常被称为″过驱动模式″。
图1图解了用于位线感测放大器块BLSA的典型控制电路的简化图。
该位线感测放大器块BLSA包括上拉电源线RTO和下拉电源线SB。提供第一至第三驱动器晶体管M1、M2和M3以驱动该上拉电源线RTO和该下拉电源线SB。该第二驱动器晶体管M2用于响应于上拉电源线驱动控制信号SAP而通过利用核心电压VCORE来驱动该上拉电源线RTO。该第三驱动器晶体管M3用于响应于下拉电源线驱动控制信号SAN而通过利用接地电压VSS来驱动该下拉电源线SB。响应于过驱动信号OVDP，该第一驱动器晶体管M1经由该第二驱动器晶体管M2供应外部电源电压VDD至该上拉电源线RTO。
过驱动信号产生块响应于启动指令ACT而产生过驱动信号OVDP。该第一和第二驱动器晶体管M1和M2可以使用P-型沟道金属氧化半导体(PMOS)晶体管来取代。
供应该启动指令ACT以启动字线，以及传送在单元中所储存的数据至相应位线对。在某一期间后，将该上拉电源线驱动控制信号SAP和该下拉电源线驱动控制信号SAN启动成为逻辑高电平。此时，该过驱动信号OVDP(在该上拉电源线驱动控制信号SAP和该下拉电源线驱动控制信号SAN的启动前已响应于该启动指令ACT而启动成为逻辑高电平)指示该上拉电源线RTO的过驱动达预定期间。更特别地，当将该上拉电源线驱动控制信号SAP、该下拉电源线驱动控制信号SAN和该过驱动信号OVDP启动成为高逻辑电平时，导通该第一至第三驱动器晶体管M1、M2和M3以使用该外部电源电压VDD驱动该下拉电源线RTO和使用该接地电压VSS驱动该上拉电源线SB。
在某一时间消逝后，启动该过驱动信号OVDP成为低逻辑电平，以及因此，截止该第一驱动器晶体管M1和只使用该核心电压VCORE驱动该上拉电源线RTO。
图2A至2C图解了依据位线感测放大器块的操作状况的核心电压VCORE端的电压电平随时间变化的曲线图。
特别地，图2A图解了在该位线感测放大器块没有实施位线过驱动操作的操作期间、在该核心电压端中的电压电平变化的曲线图。在供应启动指令ACT0之后，该核心电压端的电压电平陡峭地下降。作为参考，如果被供应至DRAM的外部电源电压VDD具有1.7V至1.9V间的特定范围，则半导体存储器件不仅应该在1.7V至1.9V的外部电源电压VDD的范围内正常操作，而且也可在小于1.7V或大于1.9V(然而只高达至某一电平)的外部电源电压VDD的范围操作。
图2B图解了在该位线感测放大器块在低外部电源电压VDD的状况下实施该位线过驱动操作的操作期间、在该核心电压端中的电压电平变化的曲线图。由于该过驱动操作，该核心电压端可维持稳定电压电平。
图2C图解了在该位线感测放大器块在高外部电源电压VDD的状况下实施该位线过驱动操作的操作期间、在该核心电压端中的电压电平变化的曲线图。因为该核心电压VCORE和该外部电源电压VDD之间的电压差较大，所以响应于该启动指令ACT0和ACT1而实施该过驱动操作促使该核心电压端的电压电平陡峭地增加。并且，当连续地输入启动指令时，该核心电压VCORE的电压电平因在该核心电压端中所保持的电荷而进一步增加以响应该先前启动指令。
在此情况中，使用高电压VPP驱动该选择字线，该高电压VPP是比该外部电源电压VDD高的内部电压，以及该位线具有过驱动电压，该过驱动电压的电平比该核心电压VCORE的正常电平高。结果，在具有连接至字线的栅极和连接至位线的源极的单元晶体管中，经常减少在该单元晶体管的栅极和源极之间的电压Vgs。在该单元晶体管的栅极-源极电压Vgs的减少可能损害读取或写入操作的可靠性，以及因此，半导体存储器件可能错误地操作。
发明内容
因此，本发明的一个目的是提供一种半导体存储器件及其驱动方法，该半导体存储器件可减少核心电压端的电压电平因在高外部电源电压的状况下位线感测放大器块的操作期间所实施的过驱动操作所造成的过度增加。
根据本发明的一个方面，提供一种半导体存储器件，包括：位线感测放大块，用于感测和放大在位线上的数据；第一驱动块，用于使用被供应至正常驱动电压端的电压以驱动该位线感测放大块的上拉电源线；第二驱动块，用于使用过驱动电压以驱动该正常驱动电压端；过驱动信号产生块，用于响应于启动指令而产生过驱动信号，该过驱动信号界定过驱动间隔；外部电源电压电平检测块，用于检测外部电源电压的电压电平；以及选择输出块，用于响应于该外部电源电压电平检测块的输出信号而选择性地输出该过驱动信号，其中该选择输出块的输出信号控制该第二驱动块。
根据本发明的另一方面，提供一种半导体存储器件的驱动方法，包括：使用被施加至正常驱动电压端的电压以驱动位线感测放大块的上拉电源线；响应于启动指令而产生过驱动信号，该过驱动信号界定过驱动间隔；检测外部电源电压的电压电平以选择性地输出该过驱动信号；响应于该检测结果而选择性地输出该过驱动信号，其中如果该过驱动电压比预定电压低，则使能该过驱动信号，以及如果该过驱动电压比预定电压高，则禁止该过驱动信号；以及响应于该过驱动信号而使用该过驱动电压来驱动该正常驱动电压端。
附图说明
从下面结合附图所给出的对示范性实施例的描述，将更好地了解本发明的上述和其它目的以及特征，其中：
图1是典型位线感测放大器控制电路的简化图。
图2A至2C是根据位线感测放大器块的操作状况的核心电压端的电压电平随时间变化的曲线图；
图3是根据本发明的实施例的、根据过驱动方案操作的半导体存储器件的简化方块图；
图4是根据本发明的实施例的外部电源电压电平检测块和选择输出块的电路图；
图5A和5B是图4所图解的电路的时序图；
图6是根据本发明的另一实施例的外部电源电压电平检测块和选择输出块的简化电路图；以及
图7A和7B是图6中所示的电路的时序图。
具体实施方式
将参照附图来详细描述依据本发明的示范性实施例的基于过驱动方案的半导体存储器件及其驱动方法。
图3是依据本发明的实施例的、根据过驱动方案操作的半导体存储器件的简化方块图。
依据本实施例的半导体存储器件使用盲驱动型过驱动方案(blind drivertype over driving scheme)。在该盲驱动型过驱动方案中，正常驱动器(未示出)用于通过使用被施加至核心电压端的电压来驱动位线感测放大器块的上拉电源线RTO，以及过驱动器用于通过使用外部电源电压VDD来驱动该核心电压端。该盲驱动型过驱动方案的电路及其一般操作被描述在图1中，将不描述关于该盲驱动型过驱动器的控制的那些部分。
依据本实施例的半导体存储器件包括过驱动信号产生块300、外部电源电压(VDD)电平检测块400、选择输出块500和过驱动块600。该过驱动信号产生块300响应于启动指令ACT而产生过驱动信号OVDP，该过驱动信号OVDP界定过驱动间隔。该VDD电平检测块400检测该外部电源电压VDD的电压电平。该选择输出块500响应于来自该VDD电平检测块的检测信号DET_VDD而使用该过驱动信号OVDP来选择性地输出输出信号OVDP_NEW。通过该选择输出块500的输出信号OVDP_NEW控制该过驱动块600。
图4图解了图3中所图解的VDD电平检测块400和选择输出块500的示范性电路图。
该VDD电平检测块400包括电平随从单元410和比较单元420。该电平随从单元410输出信号VDD_REF，该信号VDD_REF线性地相对于该外部电源电压VDD而变化。该比较单元420比较该电平随从单元410所输出的信号VDD_REF和参考信号VREF。
该电平随从单元410包括串接于该外部电源电压端和接地电压端之间的第一和第二电阻器R1和R2。该电平随从单元410输出该信号VDD_REF，该信号VDD_REF具有依据该第一电阻器R1对该第二电阻器R2的电阻比或反之亦然所分割的电压以作为该对应电压VDD_REF。例如，如果该第一电阻器R1和该第二电阻器R2具有基本上相同的电阻，则该信号VDD_REF具有大约为该外部电源电压VDD的1/2的电压电平。
该比较单元420包括偏压N-型沟道金属氧化半导体(NMOS)晶体管N3、第一和第二P-型沟道MOS(PMOS)晶体管P1和P2以及第一和第二输入NMOS晶体管N1和N2。该偏压NMOS晶体管N3具有接收使能信号ENABLE的栅极并且耦接至该接地电压端。该第一和第二PMOS晶体管P1和P2耦接至该外部电源电压端并且由于该第一和第二PMOS晶体管P1和P2的栅极耦接在一起而形成电流镜电路。该第一输入NMOS晶体管N1耦接于该第一PMOS晶体管P1和该偏压NMOS晶体管N3之间，以及该第二输入NMOS晶体管N2耦接于该第二PMOS晶体管P2和该偏压NMOS晶体管N3之间。该第一和第二PMOS晶体管P1和P2分别接收该信号VDD_REF和该参考信号VREF。供应该使能信号ENABLE以使能该比较单元420。该参考信号VREF具有固定电压(例如，约该外部电源电压VDD的1/2)而与该外部电源电压VDD的电压电平的变化无关。可以由内部或外部产生该参考电压VREF。
该选择输出块500包括第一和第二反相器INV1和INV2、NAND门NAND1和第三反相器INV3。该第一和第二反相器INV1和INV2串联耦接并且被配置成缓冲该比较单元420所输出的检测信号DET_VDD。该NAND门NAND1接收该过驱动信号OVDP和该第二反相器INV2的输出信号B。该第三反相器INV3将该NAND门NAND1的输出信号反相并且然后输出该反相的输出信号作为该选择输出块500的输出信号OVDP_NEW。换句话说，该选择输出块500实施该检测信号DET_VDD和该过驱动信号OVDP的逻辑值的AND运算。
图5A和5B图解图4中所述的信号的时序图。
图5A图图解了当该外部电源电压VDD为低电平时的信号的波形。该外部电源电压VDD的电压电平决定该信号VDD_REF的电压电平，以及因此，该外部电源电压电平小于该参考电压电平。如果该信号VDD_REF的电压电平小于该信号VREF的电压电平，则该比较单元420所输出的检测信号DET_VDD处于高逻辑状态。结果，该选择输出块500的输出信号OVDP_NEW处于高逻辑状态。由于该外部电源电压VDD处于低电平，所以即使实施该位线过驱动操作，也可稳定地维持该核心电压VCORE。
图5B图解了当该外部电源电压VDD处于高电平时的信号的波形。该信号VDD_REF的电压电平大于该参考信号VREF的电压电平。如果该信号VDD_REF的电压电平大于该参考信号VREF的电压电平，则该比较单元420所输出的检测信号DET_VDD处于低逻辑状态。结果，该选择输出块500的输出信号OVDP_NEW处于低逻辑状态。亦即，该输出信号OVDP_NEW变成未启动。该未启动的结果为：不执行该位线过驱动操作，而是执行正常驱动操作。于是，可减少该核心电压VCORE的电压电平的过度增加，其中该过度增加通常是因在该高外部电源电压VDD的状况下实施过驱动操作所造成的。因此，可改善半导体存储器件的操作特性和可靠性。
当启动所述输入信号和输出信号成为高逻辑电平时，上面实施例所述的逻辑型态和装置布局为示范性实施。因此，当改变所述信号的逻辑状态时，也改变所图解的实施。因而，可允许许多其它实施。
在该电平随从单元中所配置的电阻器可使用有源器件(例如：PMOS或NMOS晶体管)来取代。虽然实施依据所述示范性实施例的选择输出单元以逻辑组合该检测信号和该过驱动信号，但是可实施例如使用锁存器件和传输门来允许该过驱动信号的选择输出的逻辑电路，以在该检测信号的控制下输出该过驱动信号。
图6图解依据本发明的另一实施例的VDD电平检测块400B和选择输出块500B的另一示范性电路图。
该VDD电平检测块400B包括电平随从单元401B和电压电平检测单元420B。该电平随从单元401B用于输出对应电压VDD_REF，该对应电压VDD_REF线性地相对于外部电源电压VDD变化。该电压电平检测单元420B用于响应于该电平随从单元401B的对应电压VDD_REF而检测是否该过驱动电压具有大于预定电压电平的电压电平。
该电平随从单元401B包括串接于该外部电源电压VDD端和接地电压VSS端之间的第一和第二电阻器R3和R4。该电平随从单元401B经由该第一和第二电阻器R3和R4之间的共同节点输出电压，其中该电压依据该第一电阻器R3对该第二电阻器R4的电阻比或反之亦然分割所获得。此输出电压为该对应电压VDD_REF。例如：如果该第一和第二电阻器R3和R4具有基本上相同的电阻值，则该对应电压VDD_REF具有大约为该外部电源电压VDD的1/2的电压电平。
该电压电平检测单元420B包括NMOS晶体管N4和PMOS晶体管P3。该NMOS晶体管N4具有被施加有该对应电压VDD_REF的栅极并且耦接至该接地电压端。该PMOS晶体管P3具有被供应有该接地电压的栅极并且耦接至该外部电源电压VDD端。
该选择输出块500B包括NAND门NAND2和反相器INV4。该NAND门NAND2接收该电压电平检测单元420B的输出信号DET_VDD和过驱动信号OVDP。该反相器INV4将该NAND门NAND2的输出信号反相并且输出该反相信号作为该选择输出块500B的输出信号OVDP_NEW。
图7A和7B图解图6中所图解的信号的时序图。
图7A是当由于该外部电源电压VDD的电压电平非常不同于核心电压的电压电平而需要朝该电源电压的过驱动时的信号的波形。该过驱动信号OVDP具有该电源电压的电压电平。如所述，该过驱动信号OVDP的电压电平约为1.6V，以及此数值非常不同于该核心电压的通常所知的电压电平(亦即，约1.5V)。
经由该电平随从单元401B输出该对应电压VDD_REF，以及然后将它输入至该电压电平检测单元420B。因为该电压电平检测单元420B的NMOS晶体管N4由于该NMOS晶体管N4的门限电压电平而无法导通，所以该电压电平检测单元420B的输出信号DET_VDD具有高逻辑电平。结果，该选择输出块500B输出该过驱动信号OVDP作为该输出信号OVDP_NEW。因此，实施正常位线过驱动操作。因为该外部电源电压VDD为低电平，所以即使实施该位线过驱动操作，也可稳定地维持该核心电压的电压电平。
图7B是当因该电源电压和该核心电压彼此具有大程度的不同电压电平而不需朝该电源电压的过驱动时的信号的波形。该过驱动信号OVDP具有该外部电源电压VDD的电压电平。例如：在此实施例中，该过驱动信号OVDP的电压电平约为2.2V，以及此电压电平不同于该核心电压的通常所知的电压(亦即，约1.5V)。
该电平随从单元401B输出该对应电压VDD_REF，随后将它输入至该电压电平检测单元420B。因为该对应电压VDD_REF具有大于该NMOS晶体管N4的门限电压电平的电压电平，所以该NMOS晶体管N4导通。因此，该电压电平检测单元420B的输出信号DET_VDD具有低逻辑电平。结果，该选择输出块500B阻隔该过驱动信号OVDP，由此禁止该输出信号OVDP_NEW，而成为低逻辑电平。在此情况中，跳过该位线过驱动操作，以及取而代之，实施正常驱动操作。因此，该外部电源电压VDD在该高电压电平下触发该过驱动。结果，该核心电压的电压电平没有大程度的增加。
在上面示范性实施例中，该核心电压VCORE和该过驱动电压分别用于做为正常驱动电压和过驱动电压。其它型态的电压也可用于该正常驱动电压和该过驱动电压。
本申请包含关于分别在2005年9月28日、2005年9月29日、2005年12月28日和2005年12月28日向韩国工业产权局所提出的韩国专利申请第2005-0090837号、第2005-0090911号、第2005-0132504号和第2005-0132586号的主题，在此以引用方式并入上述申请的整个内容。
虽然已以某些优选实施例来描述了本发明，但是对于本领域技术人员来说，很明显在不脱离所附权利要求限定的本发明的精神和范围内可以实施各种变化和修改。

Claims (18)

1、一种半导体存储器件，包括：
位线感测放大块，用于感测和放大在位线上的数据；
第一驱动块，用于使用被施加至正常驱动电压端的电压来驱动该位线感测放大块的上拉电源线；
第二驱动块，用于使用过驱动电压来驱动该正常驱动电压端；
过驱动信号产生块，用于响应于启动指令而产生过驱动信号，该过驱动信号界定过驱动间隔；
外部电源电压检测块，用于检测外部电源电压的电压电平；以及
选择输出块，用于响应于该外部电源电压电平检测块的输出信号而选择性地输出该过驱动信号，其中该选择输出块的输出信号控制该第二驱动块。
2、如权利要求1所述的半导体存储器件，其中该正常驱动电压端包括核心电压端，以及该过驱动电压是该外部电源电压。
3、如权利要求1所述的半导体存储器件，其中该外部电源电压电平检测块包括：
电平随从单元，用于输出对应电压，该对应电压线性地相对于该外部电源电压而变化；以及
比较单元，用于比较该对应电压和参考电压。
4、如权利要求3所述的半导体存储器件，其中该电平随从单元包括串接于该外部电源电压端和接地电压端之间的第一和第二电阻器，以及输出依据该第一电阻器和该第二电阻器之间的电阻比所分割的电压以作为该对应电压，该电压是经由该第一电阻器和第二电阻器之间的共同节点输出的。
5.如权利要求3所述的半导体存储器件，其中该比较单元包括：
偏压N-型沟道金属氧化半导体(NMOS)晶体管，用于经由该偏压N-型沟道金属氧化半导体(NMOS)晶体管的栅极接收使能信号并且耦接至该接地电压端；
第一和第二P-型沟道金属氧化半导体(PMOS)晶体管，耦接至该外部电源电压端并且由于该第一和第二PMOS晶体管的栅极耦接在一起而形成电流镜系统；以及
第一输入NMOS晶体管，耦接于该第一PMOS晶体管和该偏压NMOS晶体管之间并且接收该对应电压；以及
第二输入NMOS晶体管，耦接于该第二PMOS晶体管和该偏压NMOS晶体管之间并且接收该参考电压。
6、如权利要求1所述的半导体存储器件，其中该外部电源电压电平检测块包括：
电平随从单元，用于输出对应电压，该对应电压线性地相对于该外部电源电压而变化；以及
电压电平检测单元，用于响应于该对应电压而检测是否该过驱动电压具有大于预定电压的电压电平。
7、如权利要求6所述的半导体存储器件，其中该电平随从单元包括串接于该外部电源电压端和接地电压端之间的第一和第二电阻器，以及输出依据该第一电阻器与该第二电阻器间的电阻比所分割的电压以作为该对应电压，该电压是经由该第一电阻器和第二电阻器之间的共同节点输出的。
8、如权利要求6所述的半导体存储器件，其中该电压电平检测单元包括：
NMOS晶体管，具有被供应有该对应电压的栅极并且耦接至该接地电压端；以及
PMOS晶体管，具有被供应有该接地电压的栅极并且耦接至该外部电源电压端。
9、如权利要求1所述的半导体存储器件，其中该选择输出块包括逻辑器件，该逻辑器件实施该过驱动信号和该比较单元的输出信号的逻辑乘法运算。
10、如权利要求9所述的半导体存储器件，其中该选择输出块包括：
第一反相器和第二反相器，彼此串联耦接并且缓冲该比较单元的输出信号；
NAND门，接收该过驱动信号和该第二反相器的输出信号；以及
第三反相器，将该NAND门的输出信号反相并且输出该反相输出信号作为该选择输出块的输出信号。
11、如权利要求9所述的半导体存储器件，其中该选择输出块包括：
NAND门，接收该电压电平检测单元的输出信号和该过驱动信号；和
反相器，将该NAND门的输出信号反相并且输出该反相信号作为该选择输出块的输出信号。
12、如权利要求9所述的半导体存储器件，其中该选择输出块包括：
传输门，在该比较单元的输出信号的控制下输出该过驱动信号；以及
锁存器件，锁存该传输门的输出信号。
13、一种半导体存储器件的驱动方法，包括：
使用被施加至正常驱动电压端的电压来驱动位线感测放大块的上拉电源线；
响应于启动指令而产生过驱动信号，该过驱动信号界定过驱动间隔；
检测外部电源电压的电压电平以选择性地输出该过驱动信号；
响应于该检测结果而选择性地输出该过驱动信号，其中如果该过驱动电压低于预定电压，则使能该过驱动信号，以及如果该过驱动电压高于该预定电压，则禁止该过驱动信号；以及
响应于该过驱动信号而使用该过驱动电压来驱动该正常驱动电压端。
14、如权利要求13所述的驱动方法，其中该正常驱动电压端包括核心电压端，以及该过驱动电压是该外部电源电压。
15、如权利要求13所述的驱动方法，其中检测该外部电源电压的电压电平以选择性地输出该过驱动信号的步骤包括：
输出对应电压，该对应电压线性地相对于该外部电源电压而变化；
比较该对应电压与参考电压；以及
依据该比较结果选择性地输出该过驱动信号。
16、如权利要求15所述的驱动方法，其中依据该比较结果选择性地输出该过驱动信号的步骤包括使该比较结果与该过驱动信号逻辑相乘。
17、如权利要求13所述的驱动方法，其中检测该外部电源电压的电压电平以选择性地输出该过驱动信号的步骤包括：
输出对应电压，该对应电压线性地相对于该外部电源电压而变化；
响应于该对应电压而检测是否该过驱动电压具有大于预定电压电平的电压电平；以及
依据该检测结果选择性地输出该过驱动信号。
18、如权利要求17所述的驱动方法，其中依据该检测结果选择性地输出该过驱动信号的步骤包括使该检测结果与该过驱动信号逻辑相乘。
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