KR20070035927A - 비트라인 오버 드라이빙 구조를 가진 반도체 메모리 소자및 그 구동방법 - Google Patents

비트라인 오버 드라이빙 구조를 가진 반도체 메모리 소자및 그 구동방법 Download PDF

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 비트라인 오버 드라이빙 제어에 관한 것이다. 본 발명은 상대적으로 높은 외부 전원전압(VDD) 환경하에서의 비트라인 감지증폭기 구동시 오버 드라이빙 동작에 의해 코어전압단(Vcore)의 전압 레벨이 과도하게 상승하는 것을 방지할 수 있는 반도체 메모리 소자 및 그 구동방법을 제공하는데 그 목적이 있다. 본 발명에서는 오버 드라이빙 전압(주로 VDD)의 레벨을 검출하여, 오버 드라이빙 전압이 상대적으로 높은 것으로 판단된 경우에는 오버 드라이빙 신호의 출력을 차단하고, 오버 드라이빙 전압이 상대적으로 낮은 것으로 판단된 경우에는 오버 드라이빙 신호를 출력한다. 즉, 오버 드라이빙 전압이 낮은 경우에만 비트라인 오버 드라이빙을 수행하고, 오버 드라이빙 전압이 낮은 경우에는 비트라인 오버 드라이빙이 수행하지 않도록 하는 것이다. 한편, 오버 드라이빙 전압의 레벨을 검출하기 위해서는 레벨 팔로워와 비교기 회로를 사용하는 것이 바람직하다. 본 발명에 따르면 상대적으로 높은 외부 전원전압(VDD) 환경하에서의 비트라인 감지증폭기 구동시 오버 드라이빙 동작에 의해 코어전압단(Vcore)의 전압 레벨이 과도하게 상승하는 것을 방지할 수 있다.
비트라인 감지증폭기, 오버 드라이빙, 외부 전원전압, 코어전압, 레벨 검출

Description

비트라인 오버 드라이빙 구조를 가진 반도체 메모리 소자 및 그 구동방법{SEMICONDUCTOR MEMORY DEVICE HAVING BIT LINE OVER DRIVING SCHEME AND DRIVING METHOD THEREOF}
도 1은 종래기술에 따른 비트라인 감지증폭기(BLSA) 제어회로를 간략화하여 나타낸 도면.
도 2a 내지 도 2c는 각각 비트라인 감지증폭기 동작시 상황에 따른 코어전압단(Vcore)의 전압 레벨 변화를 나타낸 특성도.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 오버 드라이빙 구조를 나타낸 블록 다이어그램.
도 4는 도 3의 외부 전원전압 레벨 검출부(400)와 선택적 출력부(500)의 구현예를 나타낸 회로도.
도 5a 및 도 5b는 각각 도 4의 타이밍 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
300: 오버 드라이빙 신호 생성부
400: 외부 전원전압 레벨 검출부
500: 선택적 출력부
600: 오버 드라이버
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 비트라인 오버 드라이빙 제어에 관한 것이다.
반도체 메모리 칩을 구성하는 선폭 및 셀 사이즈의 지속적인 스케일링 다운이 진행됨에 따라 전원전압의 저전압화가 가속되고 있으며, 이에 따라 저전압 환경에서 요구되는 성능을 만족시키기 위한 설계 기술이 요구되고 있다.
현재 대부분의 반도체 메모리 칩은 외부 전원전압을 인가받아 내부전압을 발생시키기 위한 내부전압 발생회로를 칩 내에 탑재하여 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하도록 하고 있다. 그 중에서도 DRAM과 같이 비트라인 감지증폭기를 사용하는 메모리 소자의 경우, 셀 데이터를 감지하기 위하여 코어전압(Vcore) - 데이터 '1'에 대응하는 전압 - 을 사용하고 있다.
로우 어드레스에 의해서 선택된 워드라인이 활성화되면 그 워드라인에 연결된 다수개의 메모리 셀의 데이터가 비트라인에 전달되고, 비트라인 감지증폭기는 비트라인 쌍의 전압 차이를 감지 및 증폭하게 된다. 이러한 수천 개의 비트라인 감지증폭기가 한꺼번에 동작하게 되는데, 이때 비트라인 감지증폭기의 풀업 전원라인 (RTO)을 구동하는데 사용되는 코어전압단(Vcore)으로부터 많은 양의 전류가 소모된다. 그런데, 동작 전압이 낮아지는 추세에서 코어전압(Vcore)을 이용하여 짧은 시간에 많은 셀의 데이터를 증폭하는데는 무리가 따른다. 즉, 비트라인 센싱 속도가 떨어진다.
이러한 문제점을 해결하기 위해, 비트라인 감지증폭기의 동작 초기(메모리 셀과 비트라인간 전하공유 직후)에 비트라인 감지증폭기의 RTO 전원라인을 일정 시간 동안 코어전압(Vcore)보다 높은 전압(통상적으로 외부 전원전압(VDD))으로 구동하는 비트라인 감지증폭기 오버드라이빙 방식을 채택하게 되었다.
도 1은 종래기술에 따른 비트라인 감지증폭기(BLSA) 제어회로를 간략화하여 나타낸 도면이다.
도 1을 참조하면, 비트라인 감지증폭기(BLSA)는 풀업 전원라인(RTO)과 풀다운 전원라인(Sb)을 구비하는데, 이러한 전원라인을 특정 전압으로 구동하기 위하여 다수의 드라이버 트랜지스터(M1, M2, M3)가 구비된다.
즉, 풀업 전원라인 구동 제어신호(sap)에 응답하여 코어전압단(Vcore)에 걸린 전압으로 풀업 전원라인(RTO)을 구동하기 위한 드라이버 트랜지스터(M2)와, 풀다운 전원라인 구동 제어신호(san)에 응답하여 접지전압(VSS)으로 풀다운 전원라인(Sb)을 구동하기 위한 드라이버 트랜지스터(M3)와, 오버 드라이빙 신호(ovdp)에 응답하여 코어전압단(Vcore)을 외부 전원전압(VDD)으로 구동하기 위한 드라이버 트랜지스터(M1)가 그것이다.
여기서, 오버 드라이빙 신호(ovdp)는 오버 드라이빙 신호 생성부에서 액티브 커맨드(ACT)를 받아 생성하며, 드라이버 트랜지스터(M1, M2)는 PMOS 트랜지스터로 구현되기도 한다.
액티브 커맨드(ACT)가 인가되어 워드라인이 활성화되고 셀에 저장된 데이터가 전하공유에 의해 비트라인 쌍에 각각 유기된 후, 일정 시간 이후에 풀업 전원라인 구동 제어신호(sap) 및 풀다운 전원라인 구동 제어신호(san)가 논리레벨 하이로 활성화된다. 이때, 액티브 커맨드(ACT)를 받아서 풀업 전원라인 구동 제어신호(sap) 및 풀다운 전원라인 구동 제어신호(san)보다 미리 논리레벨 하이로 활성화되어 있는 오버 드라이빙 신호(ovdp)에 의해 풀업 전원라인(RTO)이 일정 구간동안 오버 드라이빙 된다. 즉, 풀업 전원라인 구동 제어신호(sap) 및 풀다운 전원라인 구동 제어신호(san), 오버 드라이빙 신호(ovdp)가 모두 논리레벨 하이로 활성화되면 트랜지스터 M1, M2, M3가 모두 턴온되어 풀업 전원라인(RTO)을 외부 전원전압(VDD)으로 구동하고 풀업 전원라인(Sb)을 접지전압(VSS)으로 구동하게 된다.
이후, 일정 시간이 지나면 오버 드라이빙 신호(ovdp)가 논리레벨 로우로 비활성화되어 드라이버 트랜지스터 M1이 턴오프되고, 풀업 전원라인(RTO)을 코어전압(Vcore)만으로 구동하게 된다.
도 2a 내지 도 2c는 각각 비트라인 감지증폭기 동작시 상황에 따른 코어전압단(Vcore)의 전압 레벨 변화를 나타낸 특성도이다.
우선, 도 2a는 비트라인 오버 드라이빙을 수행하지 않는 비트라인 감지증폭기 동작시 코어전압단(Vcore)의 전압 레벨 변화를 나타낸 것으로, 액티브 커맨드(ACT0) 인가 이후 코어전압단(Vcore)의 전압 레벨이 급격히 저하됨을 나타내고 있 다.
참고적으로, 현재 DRAM에 인가되는 외부 전원전압(VDD)은 1.7~1.9V로 약속되어 있으며, 1.7~1.9V 스펙을 만족하기 위해서는 1.7V 이하 또는 1.9V 이상의 외부 전원전압(VDD) 환경하에서도 어느 정도까지는 정상 동작할 수 있어야 한다.
그리고, 도 2b는 상대적으로 낮은 외부 전원전압(VDD) 환경하에서 비트라인 오버 드라이빙을 수행하는 비트라인 감지증폭기 동작시 코어전압단(Vcore)의 전압 레벨 변화를 나타낸 것으로, 오버 드라이빙 동작에 의해 코어전압단(Vcore)이 안정된 레벨을 유지함을 나타내고 있다.
한편, 도 2c는 상대적으로 높은 외부 전원전압(VDD) 환경하에서 비트라인 오버 드라이빙을 수행하는 비트라인 감지증폭기 동작시 코어전압단(Vcore)의 전압 레벨 변화를 나타낸 것이다. 이 경우, 코어전압(Vcore)과 외부 전원전압(VDD) 간의 전압차가 크기 때문에 액티브 커맨드(ACT0, ACT1)가 인가되어 오버 드라이빙을 수행하면 과도하게 높은 외부 전원전압(VDD)이 코어전압단(Vcore)에 연결되어 코어전압단(Vcore)에 공급되는 전하량이 급격히 증가하기 때문에 코어전압 레벨이 급격히 상승하는 결과를 초래한다. 더구나, 액티브 커맨드(ACT0, ACT1)가 연속적으로 인가되면 이전 액티브 커맨드에 의해 코어전압단(Vcore)에 잔류하는 전하에 의해 코어전압(Vcore) 레벨이 더욱 상승하는 결과를 초래하게 된다.
이 경우, 선택된 워드라인은 승압전압(VPP, VDD에 비해 높은 내부전압)으로 구동되고 있고, 비트라인은 정상 전압 레벨인 코어전압(Vcore)보다 높은 전압 레벨을 나타내므로, 셀 트랜지스터의 게이트-소오스 전압(Vgs)이 작아지게 된다. 이처 럼 셀 트랜지스터의 게이트-소오스 전압(Vgs)이 작아지면 리드/라이트 동작이 제대로 이루어지지 않아 소자의 오동작을 유발하는 문제점이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 상대적으로 높은 외부 전원전압(VDD) 환경하에서의 비트라인 감지증폭기 구동시 오버 드라이빙 동작에 의해 코어전압단(Vcore)의 전압 레벨이 과도하게 상승하는 것을 방지할 수 있는 반도체 메모리 소자 및 그 구동방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 비트라인에 실린 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭수단; 상기 비트라인 감지증폭수단의 풀업 전원라인을 노말 드라이빙 전압단에 걸린 전압으로 구동하기 위한 제1 구동수단; 상기 노말 드라이빙 전압단을 오버 드라이빙 전압으로 구동하기 위한 제2 구동수단; 액티브 커맨드에 응답하여 오버 드라이빙 구간을 정의하는 오버 드라이빙 신호를 생성하기 위한 오버 드라이빙 신호 생성수단; 상기 오버 드라이빙 전압의 레벨 상태를 검출하기 위한 전압 레벨 검출수단; 및 상기 전압 레벨 검출수단의 출력신호에 응답하여 상기 오버 드라이빙 신호를 선택적으로 출력하기 위한 선택적 출력수단을 구비하여, 상기 선택적 출력수단의 출력신호로 상기 제2 구동수단을 제어하는 반도체 메모리 소자가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 비트라인 감지증폭기의 풀업 전원라인을 노말 드라이빙 전압단에 걸린 전압으로 구동하는 단계; 상기 노말 드라이빙 전압단을 오버 드라이빙 전압으로 구동하는 단계; 액티브 커맨드에 응답하여 오버 드라이빙 구간을 정의하는 오버 드라이빙 신호를 생성하는 단계; 상기 오버 드라이빙 전압의 레벨 상태를 검출하는 단계; 및 전압 레벨 검출 결과에 응답하여 상기 오버 드라이빙 신호를 선택적으로 출력하는 단계를 포함하며, 상기 오버 드라이빙 전압이 상대적으로 낮은 경우에는 상기 오버 드라이빙 신호를 출력하고, 상기 오버 드라이빙 전압이 상대적으로 낮은 경우에는 상기 오버 드라이빙 신호를 차단하는 반도체 메모리 소자의 구동방법이 제공된다.
본 발명에서는 오버 드라이빙 전압(주로 VDD)의 레벨을 검출하여, 오버 드라이빙 전압이 상대적으로 높은 것으로 판단된 경우에는 오버 드라이빙 신호의 출력을 차단하고, 오버 드라이빙 전압이 상대적으로 낮은 것으로 판단된 경우에는 오버 드라이빙 신호를 출력한다. 즉, 오버 드라이빙 전압이 낮은 경우에만 비트라인 오버 드라이빙을 수행하고, 오버 드라이빙 전압이 낮은 경우에는 비트라인 오버 드라이빙이 수행하지 않도록 하는 것이다. 한편, 오버 드라이빙 전압의 레벨을 검출하기 위해서는 레벨 팔로워와 비교기 회로를 사용하는 것이 바람직하다. 본 발명에 따르면 상대적으로 높은 외부 전원전압(VDD) 환경하에서의 비트라인 감지증폭기 구동시 오버 드라이빙 동작에 의해 코어전압단(Vcore)의 전압 레벨이 과도하게 상승하는 것을 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 오버 드라이빙 구조를 나타낸 블록 다이어그램이다.
본 발명에서는 비트라인 감지증폭기의 풀업 전원라인(RTO)을 코어전압단(Vcore)에 걸린 전압으로 구동하기 위한 노말 드라이버(도시되지 않음)와, 코어전압단(Vcore)을 외부 전원전압(VDD)으로 구동하기 위한 오버 드라이버를 구비하는 이른바 블라인드 드라이버 타입의 오버 드라이빙 방식을 채택한다. 이러한 오버 드라이빙 방식을 구현하는 회로 및 그 일반적인 동작에 대해서는 상기 도 1에서 이미 충분히 살펴보았기에 이하에서는 오버 드라이버 외의 다른 드라이버(도 1의 M2, M3)의 제어와 관련된 부분은 별도로 언급하지 않기로 한다.
도 3을 참조하면, 본 실시예에 따른 반도체 메모리 소자는, 액티브 커맨드(ACT)에 응답하여 오버 드라이빙 구간을 정의하는 오버 드라이빙 신호(ovdp)를 생성하기 위한 오버 드라이빙 신호 생성부(300)와, 외부 전원전압(VDD)의 레벨 상태를 검출하기 위한 외부 전원전압 레벨 검출부(400)와, 외부 전원전압 레벨 검출부(400)로부터 출력된 검출신호(det_VDD)에 응답하여 오버 드라이빙 신호(ovdp)를 선택적으로 출력하기 위한 선택적 출력부(500)와, 선택적 출력부(500)의 출력신호(ovdp_new)에 제어받는 오버 드라이버(600)를 구비한다.
도 4는 도 3의 외부 전원전압 레벨 검출부(400)와 선택적 출력부(500)의 구현예를 나타낸 회로도이다.
도 4를 참조하면, 외부 전원전압 레벨 검출부(400)는 외부 전원전압(VDD)에 대하여 선형적으로 변화하는 대응 전압(VDD_REF)을 출력하기 위한 레벨 팔로워(410)와, 레벨 팔로워(410)로부터 출력된 대응 전압(VDD_REF)과 기준전압(VREF)을 비교하기 위한 비교기(420)를 구비한다.
여기서, 레벨 팔로워(410)는 외부 전원전압단(VDD)과 접지전압단(VSS) 사이에 직렬로 접속된 제1 저항(R1) 및 제2 저항(R2)을 구비하며, 두 저항의 공통 접속 노드로 R1, R2의 저항비에 따라 분배된 전압을 대응 전압(VDD_REF)으로서 출력한다. 예를 들어, 제1 및 제2 저항(R1, R2)의 저항값이 같다면 대응 전압(VDD_REF)은 VDD/2 레벨을 나타낼 것이다.
또한, 비교기(420)는 인에이블 신호(ENABLE)를 게이트 입력으로 하며 접지전압단(VSS)에 접속된 바이어스 NMOS 트랜지스터(N3)와, 외부 전원전압단(VDD)에 접속되며 서로의 게이트가 맞물려 전류 미러를 이루는 두 PMOS 트랜지스터 P1, P2와, PMOS 트랜지스터 P1, P2와 바이어스 NMOS 트랜지스터(N3) 사이에 각각 접속되며 대응 전압(VDD_REF) 및 기준전압(VREF)을 차동 입력으로 하는 입력 NMOS 트랜지스터 N1 및 N2를 구비한다. 여기서, 인에이블 신호(ENABLE)를 별도로 인가하지 않고 바이어스 NMOS 트랜지스터(N3)의 게이트 입력으로 외부 전원전압(VDD)을 인가하면 비교기(420)가 항상 인에이블된 상태가 된다. 여기서, 기준전압(VREF)은 외부 전원전압(VDD)의 레벨 변화에 관계없이 일정한 값(예컨대, VDD/2)을 가지는 정전압으로서 외부로부터 인가하거나 내부적으로 생성할 수 있다.
한편, 선택적 출력부(500)는 비교기(420)의 출력신호(det_VDD)를 버퍼링하기 위한, 직렬 접속된 제1 및 제2 인버터(INV1 및 INV2)와, 제2 인버터(INV2)의 출력신호(B) 및 오버 드라이빙 신호(ovdp)를 입력으로 하는 낸드 게이트(NAND) 및 낸드 게이트(NAND)의 출력신호를 반전시켜 선택적 출력부(500)의 최종 출력신호(ovdp_new)로서 출력하기 위한 제3 인버터(INV3)로 구현된다. 로직적으로 보면 선택적 출력부(500)는 검출신호(det_VDD)와 오버 드라이빙 신호(ovdp)를 논리곱하는 블럭이다.
도 5a 및 도 5b는 각각 도 4의 타이밍 다이어그램으로서, 이하 이를 참조하여 설명한다.
우선, 도 5a는 외부 전원전압(VDD)이 상대적으로 낮은 경우의 신호 파형을 나타내고 있다. 이때, 대응 전압(VDD_REF)의 레벨은 외부 전원전압(VDD)에 따라 결정되기 때문에 기준전압(VREF)보다 낮은 레벨을 나타낸다. 대응 전압(VDD_REF)이 기준전압(VREF)보다 낮으면 비교기(420)로부터 출력되는 검출신호(det_VDD)는 논리레벨 하이가 된다. 이에 선택적 출력부(500)의 노드 B 역시 논리레벨 하이가 되므로 선택적 출력부(500)는 오버 드라이빙 신호(ovdp)를 최종 출력신호(ovdp_new)로서 그대로 출력한다. 따라서, 정상적인 비트라인 오버 드라이빙 동작이 수행되며, 외부 전원전압(VDD)이 상대적으로 낮기 때문에 비트라인 오버 드라이빙 동작이 되더라도 안정된 코어전압 레벨을 유지할 수 있게 된다.
다음으로, 도 5b는 외부 전원전압(VDD)이 상대적으로 높은 경우의 신호 파형 을 나타내고 있다. 이때, 대응 전압(VDD_REF)의 레벨은 기준전압(VREF)보다 높은 레벨을 나타낸다. 대응 전압(VDD_REF)이 기준전압(VREF)보다 높으면 비교기(420)로부터 출력되는 검출신호(det_VDD)는 논리레벨 로우가 된다. 이에 선택적 출력부(500)의 노드 B 역시 논리레벨 로우가 되므로 선택적 출력부(500)는 오버 드라이빙 신호(ovdp)를 차단하여 최종 출력신호(ovdp_new)를 논리레벨 로우로 비활성화시킨다. 이 경우에는 비트라인 오버 드라이빙 동작이 생략되고 노말 드라이빙이 수행되며, 결국 외부 전원전압(VDD)이 상대적으로 높은 환경에서 오버 드라이빙을 수행하는데 수반되는 코어전압 레벨의 과도한 상승을 근본적으로 방지할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.
또한, 전술한 실시예에서 레벨 팔로워를 구성하는 저항은 PMOS 트랜지스터, NMOS 트랜지스터와 같은 능동 소자로 대체할 수 있다.
또한, 전술한 실시예에서는 검출신호와 오버 드라이빙 신호를 논리곱하는 방식으로 선택적 출력부를 구현하였으나, 검출신호에 제어받아 오버 드라이빙 신호를 출력하는 트랜스미션 게이트와 래치를 사용하는 경우와 같이 오버 드라이빙 신호의 선택적 출력이 가능한 로직은 다양한 방식으로 구현할 수 있다.
또한, 전술한 실시예에서는 노말 드라이빙 전압으로 코어전압(Vcore)을, 오버 드라이빙 전압으로 외부 전원전압(VDD)을 사용하는 경우를 일례로 들어 설명하였으나, 노말 드라이빙 전압 및 오버 드라이빙 전압으로 어떤 전압을 사용하는 것과 관계없이 본 발명은 적용된다.
전술한 본 발명은 상대적으로 높은 외부 전원전압(VDD) 환경하에서의 비트라인 감지증폭기 구동시 오버 드라이빙 동작에 의해 코어전압단(Vcore)의 전압 레벨이 과도하게 상승하는 것을 방지할 수 있으며, 이에 따라 반도체 메모리 소자의 동작 특성 및 신뢰도를 개선할 수 있다.

Claims (11)

  1. 비트라인에 실린 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭수단;
    상기 비트라인 감지증폭수단의 풀업 전원라인을 노말 드라이빙 전압단에 걸린 전압으로 구동하기 위한 제1 구동수단;
    상기 노말 드라이빙 전압단을 오버 드라이빙 전압으로 구동하기 위한 제2 구동수단;
    액티브 커맨드에 응답하여 오버 드라이빙 구간을 정의하는 오버 드라이빙 신호를 생성하기 위한 오버 드라이빙 신호 생성수단;
    상기 오버 드라이빙 전압의 레벨 상태를 검출하기 위한 전압 레벨 검출수단; 및
    상기 전압 레벨 검출수단의 출력신호에 응답하여 상기 오버 드라이빙 신호를 선택적으로 출력하기 위한 선택적 출력수단을 구비하여,
    상기 선택적 출력수단의 출력신호로 상기 제2 구동수단을 제어하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 노말 드라이빙 전압단은 코어전압단(Vcore)이며, 상기 오버 드라이빙 전압은 외부 전원전압(VDD)인 것을 특징으로 하는 반도체 메모리 소자.
  3. 비트라인에 실린 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭수단;
    상기 비트라인 감지증폭수단의 풀업 전원라인을 노말 드라이빙 전압단에 걸린 전압으로 구동하기 위한 제1 구동수단;
    상기 노말 드라이빙 전압단을 오버 드라이빙 전압으로 구동하기 위한 제2 구동수단;
    액티브 커맨드에 응답하여 오버 드라이빙 구간을 정의하는 오버 드라이빙 신호를 생성하기 위한 오버 드라이빙 신호 생성수단;
    상기 오버 드라이빙 전압에 대하여 선형적으로 변화하는 대응 전압을 출력하기 위한 레벨 팔로윙수단;
    상기 대응 전압과 기준전압을 비교하기 위한 비교수단; 및
    상기 비교수단의 출력신호에 응답하여 상기 오버 드라이빙 신호를 선택적으로 출력하기 위한 선택적 출력수단을 구비하여,
    상기 선택적 출력수단의 출력신호로 상기 제2 구동수단을 제어하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 노말 드라이빙 전압단은 코어전압단(Vcore)이며, 상기 오버 드라이빙 전압은 외부 전원전압(VDD)인 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 레벨 팔로윙수단은,
    외부 전원전압단과 접지전압단 사이에 직렬로 접속된 제1 저항 및 제2 저항을 구비하며, 두 저항의 공통 접속 노드로 저항비에 따라 분배된 전압을 상기 대응 전압 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제4항 또는 제5항에 있어서,
    상기 비교수단은,
    인에이블 신호를 게이트 입력으로 하며 상기 접지전압단에 접속된 바이어스 NMOS 트랜지스터;
    상기 외부 전원전압단에 접속되며 서로의 게이트가 맞물려 전류 미러를 이루는 제1 및 제2 PMOS 트랜지스터;
    상기 제1 및 제2 PMOS 트랜지스터와 상기 바이어스 NMOS 트랜지스터 사이에 각각 접속되며 상기 대응 전압 및 기준전압을 차동 입력으로 하는 제1 및 제2 입력 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제4항에 있어서,
    상기 선택적 출력수단은 상기 비교수단의 출력신호와 상기 오버 드라이빙 신호를 논리곱하기 위한 로직을 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제7항에 있어서,
    상기 선택적 출력수단은,
    상기 비교수단의 출력신호를 버퍼링하기 위한, 직렬 접속된 제1 및 제2 인버터;
    상기 제2 인버터의 출력신호 및 상기 오버 드라이빙 신호를 입력으로 하는 낸드 게이트; 및
    상기 낸드 게이트의 출력신호를 반전시켜 선택적 출력수단의 출력신호로서 출력하기 위한 제3 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제4항에 있어서,
    상기 선택적 출력수단은,
    상기 비교수단의 출력신호에 제어받아 상기 오버 드라이빙 신호를 출력하기 위한 트랜스미션 게이트와,
    상기 트랜스미션 게이트의 출력신호를 래치하기 위한 래치수단을 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 비트라인 감지증폭기의 풀업 전원라인을 노말 드라이빙 전압단에 걸린 전압으로 구동하는 단계;
    상기 노말 드라이빙 전압단을 오버 드라이빙 전압으로 구동하는 단계;
    액티브 커맨드에 응답하여 오버 드라이빙 구간을 정의하는 오버 드라이빙 신호를 생성하는 단계;
    상기 오버 드라이빙 전압의 레벨 상태를 검출하는 단계; 및
    전압 레벨 검출 결과에 응답하여 상기 오버 드라이빙 신호를 선택적으로 출력하는 단계를 포함하며,
    상기 오버 드라이빙 전압이 상대적으로 낮은 경우에는 상기 오버 드라이빙 신호를 출력하고, 상기 오버 드라이빙 전압이 상대적으로 낮은 경우에는 상기 오버 드라이빙 신호를 차단하는 반도체 메모리 소자의 구동방법.
  11. 제1항에 있어서,
    상기 노말 드라이빙 전압단은 코어전압단(Vcore)이며, 상기 오버 드라이빙 전압은 외부 전원전압(VDD)인 것을 특징으로 하는 반도체 메모리 소자의 구동방법.
KR1020050132586A 2005-09-28 2005-12-28 비트라인 오버 드라이빙 구조를 가진 반도체 메모리 소자및 그 구동방법 KR100733473B1 (ko)

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