JP2006252721A - オーバードライブ期間制御装置およびオーバードライブ期間決定方法 - Google Patents
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Abstract
【課題】 製品の動作範囲にわたってオーバードライブ期間の調整を十分に行うことができるオーバードライブ期間制御装置を提供する。
【解決手段】 電位検出箇所である節点Nに接続され、該節点Nの電位を接地電位まで引き上げるプリチャージ回路1と、節点Nが一端に接続された遅延素子3と、外部からの信号の入力タイミングで遅延素子3の他端に電源電圧を供給して節点Nの電位をその電源電圧まで引き上げる充電回路2と、節点Nにおける電位と参照電位とを比較し、両電位のレベルが一致するタイミングを検出する比較回路4とを有する。上記外部からの信号の入力タイミングと比較回路4によってレベルの一致が検出されたタイミングとによって決まる期間を示す信号が出力される。
【選択図】図1
【解決手段】 電位検出箇所である節点Nに接続され、該節点Nの電位を接地電位まで引き上げるプリチャージ回路1と、節点Nが一端に接続された遅延素子3と、外部からの信号の入力タイミングで遅延素子3の他端に電源電圧を供給して節点Nの電位をその電源電圧まで引き上げる充電回路2と、節点Nにおける電位と参照電位とを比較し、両電位のレベルが一致するタイミングを検出する比較回路4とを有する。上記外部からの信号の入力タイミングと比較回路4によってレベルの一致が検出されたタイミングとによって決まる期間を示す信号が出力される。
【選択図】図1
Description
本発明は、半導体メモリ、特にDRAM(Dynamic Random Access Memory)のセンスアンプ回路に用いられるオーバードライブ期間を決定する装置および方法に関する。
DRAMの集積度が上がり、メモリ容量は益々増加している。これに伴い、DRAMの高速化および低消費電力化を図ることが必要とされている。
DRAMを低電圧で駆動することで、低消費電力化を図ることができる。しかし、DRAMを低電圧で駆動すると、センスアンプの増幅動作速度が遅くなってDRAMの動作速度が低下する、という不具合が生じる。そこで、センスアンプを低電圧で高速に動作させる技術として、オーバードライブ技術が提案されている。このオーバードライブ技術は、例えばセンスアンプの共通駆動線に一時的に高い電圧(例えば電源電圧VDD)を印加してMOSの電流駆動能力を高めることで、センスアンプの増幅動作を高速にする、というものである。
しかし、上記オーバードライブ技術を採用してセンスアンプの高速増幅動作を実現する手法においては、オーバードライブ期間(電源電圧VDDを印加している期間)の設定次第で、以下のような問題が生じる。
例えば、センスアンプの共通駆動線に外部電源電圧VDDを印加した後に、この外部電源電圧を降圧した降圧電圧(内部電圧)VDL(<VDD)を印加する、といったオーバードライブを行う場合において、オーバードライブ期間が長い場合は、過剰なオーバードライブを実施してしまい、アレイ用内部電源電圧が降圧電圧VDLを上回って過昇圧になってしまう。逆に、オーバードライブ期間が短い場合は、十分なオーバードライブが行われず、その結果、センスアンプを構成するpチャネルMOSトランジスタ(またはnチャネルMOSトランジスタ)がONされるタイミングが遅れて、メモリセルの情報を正確に読み出すことができなくなる、といった不具合を生じる。
そこで、過剰なオーバードライブを防止することが可能なオーバードライブ期間制御装置が提案されている(特許文献1、2参照)。この制御装置は、オーバードライブ期間を規定する遅延手段として、外部電源電圧VDDを動作電圧とするインバータを備える。インバータは、その動作電圧が高いほど、過渡応答特性が短くなるという特性を有する。このインバータ特性により、外部電源電圧VDDが高い場合は、オーバードライブ期間が短くなり、反対に外部電源電圧VDDが低い場合は、オーバードライブ期間が長くなる。このようなインバータ特性を利用したオーバードライブ期間の制御により過剰なオーバードライブを防止する。
特開平9−120675号公報
特開平10−242815号公報
しかしながら、特許文献1、2に記載のものにおいては、以下のような問題がある。
一般に、汎用DRAMの動作範囲は、例えば、電源電圧3.3V用のものでは3.3V±0.3V、電源電圧5V用のものでは5±0.5Vとされている。このため、オーバードライブ期間制御装置の特性(より具体的には、インバータ特性を利用したオーバードライブ期間の調整範囲)も、その動作範囲において適宜調整することが望ましいが、そのような調整機能はこれまで提供されていない。通常は、製品の動作範囲において、電源電圧VDDの低い側で、オーバードライブ期間の制御を十分に行うことができるようにインバータ特性が設定されている。このような設定が行われたDRAMでは、動作範囲において、電源電圧VDDの高い側では、インバータ特性を利用したオーバードライブ期間の調整範囲が小さくなり、場合によっては、オーバードライブ期間の調整が十分に行われないことがある。
上記のように、特許文献1、2に記載のものでは、インバータ特性が電源電圧に依存するため、インバータ特性の設定によっては、オーバードライブ期間の十分な調整を行うことができない、という問題がある。より汎用性を高めるためには、製品の動作範囲にわたってオーバードライブ期間の十分な調整が可能であることが望ましい。
なお、インバータの駆動電圧を外部電源電圧とは別の電源電圧(外部電源電圧を降圧した降圧電圧()VDLとは異なる第2の内部電源電圧)とすれば、外部電源電圧に関係なく、オーバードライブ期間の制御範囲を一定に保つことができる。しかし、近年の微細化、低駆動電圧化が進むDRAMにおいて、そのような第2の内部電源電圧を設けることは困難である。
本発明の目的は、上記問題を解決し、製品の動作範囲にわたってオーバードライブ期間の調整を十分に行うことができる、オーバードライブ期間制御装置およびオーバードライブ期間決定方法を提供することにある。
上記目的を達成するため、本発明の第1の態様は、電位検出箇所である節点に接続され、該節点の電位を接地電位まで引き上げるプリチャージ回路と、前記節点が一端に接続された遅延素子と、外部からの信号の入力タイミングで前記遅延素子の他端に電源電圧を供給して、前記接地電位まで引き上げられた節点の電位を前記電源電圧まで引き上げる充電回路と、前記節点における電位と前記接地電位より大きく、かつ、前記電源電圧より小さな参照電位とを比較し、両電位のレベルが一致するタイミングを検出する比較回路と、前記外部からの信号の入力タイミングと前記比較回路によってレベルの一致が検出されたタイミングとによって決まる期間を示す信号を出力するための論理回路とを有することを特徴とする。
上記の構成によれば、入力タイミングと比較回路によってレベルの一致が検出されたタイミングとによって決まる期間がオーバードライブ期間となる。このオーバードライブ期間は、接地電位まで引き上げられた節点の電位が参照電位に達するまでに要する時間(遅延素子によって生じた遅延時間に同じ)に相当し、電源電圧が高い場合は、オーバードライブ期間は短くなり、電源電圧が低い場合は、オーバードライブ期間が長くなる。このように電源電圧とオーバードライブ期間の間には反比例の関係がある。この反比例の関係を利用して、前述したインバータ特性を利用したオーバードライブ期間の調整と同様な動作を実現することができる。
加えて、参照電位の設定値を変えることで、上記の反比例の関係を利用して調整されたオーバードライブ期間をさらに調整することができる。例えば、参照電位の設定値を大きくすれば、オーバードライブ期間を長くすることができ、反対に、参照電位の設定値を小さくすれば、オーバードライブ期間を短くすることができる。このように反比例の関係を利用した調整に参照電位による調整を併用することで、オーバードライブ期間の調整範囲は、従来のインバータ特性を利用した場合の調整範囲より格段に大きくなり、これにより、製品の動作範囲において、十分な調整を提供することが可能になる。
また、接地電位を可変することでも、上記参照電位によるオーバードライブ期間の調整と同様な調整を行うことが可能である。
本発明の第2の態様は、電位検出箇所である節点に電源電圧を供給して、前記節点の電位を前記電源電圧まで引き上げるプリチャージ回路と、前記節点が一端に接続された遅延素子と、外部からの信号の入力タイミングで前記遅延素子の他端に接地電位を供給して、前記電源電圧まで引き上げられた節点の電位を前記接地電位まで引き下げるディスチャージ回路と、前記節点における電位と前記接地電位より大きく、かつ、前記電源電圧より小さな参照電位とを比較し、両電位レベルが一致するタイミングを検出する比較回路と、前記外部からの信号の入力タイミングと前記比較回路によってレベルの一致が検出されたタイミングとによって決まる期間を示す信号を出力するための論理回路とを有することを特徴とする。
上記の構成によれば、入力タイミングと比較回路によってレベルの一致が検出されたタイミングとによって決まる期間がオーバードライブ期間となる。このオーバードライブ期間は、電源電圧まで引き上げられた節点の電位が参照電位に達するまでに要する時間(遅延素子によって生じた遅延時間に同じ)に相当し、電源電圧が高い場合は、オーバードライブ期間は長くなり、電源電圧が低い場合は、オーバードライブ期間は短くなる。このように電源電圧とオーバードライブ期間の間には比例の関係がある。この比例の関係を利用して、上記第1の態様とは逆の調整動作を実現することができる。
加えて、参照電位の設定値を変えることで、上記の比例の関係を利用して調整されたオーバードライブ期間をさらに調整することができる。例えば、参照電位の設定値を大きくすれば、オーバードライブ期間を短くすることができ、反対に、参照電位の設定値を小さくすれば、オーバードライブ期間を長くすることができる。このように比例の関係を利用した調整に参照電位による調整を併用することで、オーバードライブ期間の調整範囲は、従来のインバータ特性を利用した場合の調整範囲より格段に大きくなり、これにより、製品の動作範囲において、十分な調整を提供することが可能になる。
また、接地電位を可変することでも、上記参照電位によるオーバードライブ期間の調整と同様な調整を行うことが可能である。
本発明の第3の態様は、第1の電位検出箇所である第1の節点に接続され、該第1の節点の電位を第1の接地電位まで引き上げる第1のプリチャージ回路と、前記第1の節点が一端に接続された第1の遅延素子と、外部からの信号の入力タイミングで前記第1の遅延素子の他端に電源電圧を供給して、前記第1の接地電位まで引き上げられた第1の節点の電位を前記電源電圧まで引き上げる充電回路と、前記第1の節点における電位と前記第1の接地電位より大きく、かつ、前記電源電圧より小さな第1の参照電位とを比較し、両電位のレベルが一致する第1のタイミングを検出する第1の比較回路と、第2の電位検出箇所である第2の節点に前記電源電圧を供給して、前記第2の節点の電位を前記電源電圧まで引き上げる第2のプリチャージ回路と、前記第2の節点が一端に接続された第2の遅延素子と、前記外部からの信号の入力タイミングで前記第2の遅延素子の他端に第2の接地電位を供給して、前記電源電圧まで引き上げられた第2の節点の電位を前記第2の接地電位まで引き下げるディスチャージ回路と、前記第2の節点における電位と前記第2の接地電位より大きく、かつ、前記電源電圧より小さな第2の参照電位とを比較し、両電位レベルが一致する第2のタイミングを検出する第2の比較回路と、前記外部からの信号の入力タイミングと前記第1のタイミングとによって決まる第1の期間から、前記外部からの信号の入力タイミングと前記第2のタイミングとによって決まる第2の期間を差し引いた期間を示す信号を出力するための論理回路とを有することを特徴とする。
上記の構成によれば、上述した第1および第2の態様のそれぞれの利点を活かすことができ、オーバードライブ期間の調整の範囲をさらに増大することができる。
本発明によれば、オーバードライブ期間と電源電圧の比例または反比例の関係を利用してオーバードライブ期間の調整を行うだけではなく、参照電位または接地電位によるオーバードライブ期間の調整を行うようになっているので、そのオーバードライブ期間の調整範囲は、従来のインバータ特性を利用した場合のオーバードライブ期間の調整範囲よりも格段に大きい。この本発明におけるオーバードライブ期間の調整範囲によれば、製品の動作範囲にわたってオーバードライブ期間の調整を十分に行うことができる。
次に、本発明の実施形態について図面を参照して説明する。
図1は、本発明の第1の実施形態であるオーバードライブ期間制御装置を構成する遅延タイマーの概略構成を示すブロック図である。この遅延タイマーは、半導体メモリ、特にオーバードライブ方式を採用するDRAMのセンスアンプ回路に用いられるものであて、オーバードライブ期間を決定するための構成として、プリチャージ回路1、充電回路2、遅延素子3および比較回路4を有する。
プリチャージ回路1は、電位レベルの検出箇所である節点Nが一方の端子に接続され、接地電位GND_Aが他方の端子に供給されたnチャネルMOSトランジスタN1よりなる。nチャネルMOSトランジスタN1のゲートには、タイミング信号Tが供給されている。
充電回路2は、遅延素子3を外部電源電圧VEXTまで充電することが可能な回路であって、節点Nが遅延素子3を介して一方の端子に接続され、外部電源電圧VEXTが他方の端子に供給されたpチャネルMOSトランジスタP1よりなる。pチャネルMOSトランジスタP1のゲートにも上記タイミング信号Tが供給されている。
遅延素子3は、抵抗と容量からなる時定数回路より構成される。図2に、時定数回路の一例を示す。この時定数回路は、pチャネルMOSトランジスタP1の一方の端子が一端に接続され、節点Nが他端に接続された抵抗Rと、この抵抗Rの他端の並列に接続された2つの容量素子(ここでは、トランジスタ)CLとからなる。遅延素子3が外部電源電圧VEXTまで充電される時間は、時定数を用いて算出することができる。
比較回路4は、節点Nの電位VNと参照電位VREFの比較を行うカレントミラー回路であて、外部電源電圧VEXT一方の端子に供給された2つのpチャネルMOSトランジスタP2、P3と、pチャネルMOSトランジスタP2の他方の端子が一方の端子に接続されたnチャネルMOSトランジスタN2と、pチャネルMOSトランジスタP3の他方の端子が一方の端子に接続されたnチャネルMOSトランジスタN3と、nチャネルMOSトランジスタN2、N3の他方の端子がともに一方の端子に接続され、接地電位が他方の端子に供給されたnチャネルMOSトランジスタN4とからなる。nチャネルMOSトランジスタN2のゲートには、参照電位VREFが供給されている。pチャネルMOSトランジスタP2、P3の各ゲートは、pチャネルMOSトランジスタP2の他方の端子とnチャネルMOSトランジスタN2の一方の端子との節点に共通に接続されている。pチャネルMOSトランジスタP3の他方の端子とnチャネルMOSトランジスタN3の一方の端子との節点に接続されたラインが、比較回路4の出力ラインである。比較回路4では、電位VNが参照電位VREFに達するタイミングで、出力信号がハイレベル状態になる。
上述した構成の遅延タイマーにおいては、タイミング信号Tがハイレベルの期間Hは、nチャネルMOSトランジスタN1がオン状態、pチャネルMOSトランジスタP1がオフ状態となる。nチャネルMOSトランジスタN1がオン状態になると、節点Nが接地電位GND_Aにプリチャージされる。
一方、タイミング信号Tがロウレベルの期間Lは、nチャネルMOSトランジスタN1がオフ状態、pチャネルMOSトランジスタP1がオン状態となる。pチャネルMOSトランジスタP1がオン状態になると、遅延素子3の充電が開始され、節点Nの電位VNが除々に上昇する。節点Nの電位VNが参照電位VREFに達すると、nチャネルMOSトランジスタN3がオン状態となり、比較回路4の出力がロウレベルからハイレベルになる。
本実施形態のオーバードライブ期間制御装置は、上記の遅延タイマーを用いてオーバードライブ期間を決定することを特徴とする。
図3(a)に、本発明の第1の実施形態であるオーバードライブ期間制御装置の第1の実施例を示す。このオーバードライブ期間制御装置は、DRAMのセンスアンプ回路を起動するためのタイミング信号SEを入力としており、入力されたタイミング信号SEが、論理回路(NOT)11aを介して遅延タイマー10に供給されるとともに、論理回路(NAND)12の一方の入力に供給されている。遅延タイマー10の出力信号SE_CUTが、論理回路(NOT)11bを介して論理回路(NAND)12の他方の入力に供給されている。遅延タイマー10は、図1に示した構成と同じものである。論理回路(NAND)12の出力が、オーバードライブ信号ODVである。
図3(b)に、本発明の第1の実施形態であるオーバードライブ期間制御装置の第2の実施例を示す。このオーバードライブ期間制御装置では、タイミング信号SEの反転信号SEBを入力としており、入力された反転信号SEBが、遅延タイマー10および論理回路(NOR)13の一方の入力にそれぞれ供給されている。遅延タイマー10の出力信号SE_CUTが、論理回路(NOR)13の他方の入力に供給されている。論理回路(NOR)13の出力が、オーバードライブ信号ODVである。
図3の(a)および(b)に示したオーバードライブ期間制御装置の動作は、いずれも同じである。図4は、その動作を示すタイミングチャートである。以下、図1、図3および図4を参照してオーバードライブ期間制御装置の動作を説明する。
タイミング信号SEの反転信号SEB(タイミング信号T)が遅延タイマー10に供給される。遅延タイマー10では、反転信号SEBがHレベルの期間において、nチャネルMOSトランジスタN1がオン状態、pチャネルMOSトランジスタP1がオフ状態となる。nチャネルMOSトランジスタN1がオン状態になると、節点Nが接地電位GND_A(例えば、DRAMのメモリセルアレイ電源電圧VDLの半分であるHVCC電圧)にプリチャージされる。図4では、節点Nの電位VNが接地電位GND_Aになった状態が示されている。
反転信号SEBがHレベルの期間は、nチャネルMOSトランジスタN3がオフ状態であるため、比較回路4の出力(遅延タイマー10の出力信号SE_CUT)はロウレベルである。また、タイミング信号SEおよび出力信号SE_CUTがともにロウレベルであるので、オーバードライブ信号ODVはハイレベルとなる。
反転信号SEBのレベルがHレベルからLレベルになると、nチャネルMOSトランジスタN1がオフ状態、pチャネルMOSトランジスタP1がオン状態となる。pチャネルMOSトランジスタP1がオン状態になると、節点Nの電位VNが接地電位GND_Aから除々に上昇して参照電位VREFに達する。
節点Nの電位VNが参照電位VREFに達するまでの期間は、nチャネルMOSトランジスタN3がオフ状態であるため、比較回路4の出力(出力信号SE_CUT)はロウレベルである。また、この期間は、タイミング信号SEがハイレベル、出力信号SE_CUTがロウレベルであるので、オーバードライブ信号ODVはロウレベルとなる。
節点Nの電位VNが参照電位VREFに達すると、nチャネルMOSトランジスタN3がオン状態になり、比較回路4の出力(出力信号SE_CUT)がロウレベルからハイレベルになる。出力信号SE_CUTがハイレベルになると、オーバードライブ信号ODVがロウレベルからハイレベルに遷移する。
図5に、本実施形態のオーバードライブ期間制御装置の動作波形を示す。縦軸が電圧、横軸が時間である。外部電源電圧VDDが高い場合の、節点Nの電位の変化および比較回路の出力信号SE_CUTと、外部電源電圧VDDが低い場合の、節点Nの電位の変化および比較回路の出力信号SE_CUTが重ねて示されている。この図5の動作波形から分かるように、外部電源電圧VDDが高い場合は、外部電源電圧VDDが低い場合よりも、節点Nの電位が参照電位VREFに早く達する。このため、外部電源電圧VDDが高い場合における出力信号SE_CUTの立ち上がりは、外部電源電圧VDDが低い場合のそれよりも早い。したがって、外部電源電圧VDDが高い場合のオーバードライブ期間は、外部電源電圧VDDが低い場合のそれよりも短い。
上記からわかるように、外部電源電圧が高い場合は、オーバードライブ期間(図4のオーバードライブ信号ODVのロウレベルの期間)が短くなり、外部電源電圧が低い場合は、オーバードライブ期間が長くなる。このように外部電源電圧とオーバードライブ期間の間には反比例の関係がある。この反比例の関係を、ここでは、オーバードライブ期間の外部電源電圧に対する逆依存性と呼ぶ。この逆依存性を利用して、従来のインバータ特性を利用したオーバードライブ期間の調整と同様な動作を実現することができる。
本実施形態のオーバードライブ期間制御装置によれば、参照電位VREFの設定値を変えることで、上記のオーバードライブ期間の外部電源電圧に対する逆依存性を加減することができる。また、接地電位GND_Aを可変することでも、上記のオーバードライブ期間の外部電源電圧に対する逆依存性を加減することができる。
図6に、オーバードライブ期間と外部電源電圧の関係を示す。点線は、外部電源電圧VDDに対して、最大期間(max)とれるオーバードライブ期間の長さを示す。実線は、参照電位VREFおよび接地電位GND_Aを可変することで、オーバードライブ期間(max)の外部電源電圧VDDに対する依存性を増大した場合の例であって、外部電源電圧VDDが低い場合を最大限としたものである。図6から分かるように、オーバードライブ期間を最大期間に設定した場合において、参照電位VREFおよび接地電位GND_Aを可変することで、オーバードライブ期間の外部電源電圧VDDに対する逆依存性をさらに増大させることができる。
上記のように、本実施形態のオーバードライブ期間制御装置によれば、オーバードライブ期間の外部電源電圧に対する逆依存性の加減を調整することができるので、オーバードライブ期間の調整範囲は、従来のインバータ特性を利用した場合の調整範囲より格段に大きくなり、これにより、製品の動作範囲において、十分な調整を提供することが可能になる。
また、本実施形態のオーバードライブ期間制御装置においては、オーバードライブ期間は、容量(C)と抵抗(R)からなる遅延タイマーによって生じる遅延時間によって決まる。この遅延時間(オーバードライブ期間)は、外部電源電圧には関係なく、遅延タイマー(CR回路)の時定数によって決まる。
(第2の実施形態)
図7は、本発明の第2の実施形態であるオーバードライブ期間制御装置に用いられる遅延タイマーの概略構成を示すブロック図である。この遅延タイマーは、プリチャージ回路と充電回路および節点Nが異なる以外は、図1に示した構成と同じになっている。
図7は、本発明の第2の実施形態であるオーバードライブ期間制御装置に用いられる遅延タイマーの概略構成を示すブロック図である。この遅延タイマーは、プリチャージ回路と充電回路および節点Nが異なる以外は、図1に示した構成と同じになっている。
図7を参照すると、プリチャージ回路1aは、電位レベルの検出箇所である節点Nが一方の端子に接続され、接地電位GND_A(=外部電源電圧VEXT)が他方の端子に供給されたpチャネルMOSトランジスタP1よりなる。pチャネルMOSトランジスタP1のゲートには、タイミング信号Tが供給されている。
ディスチャージ回路2aは、遅延素子3を介して節点Nの電位を接地電位GND_B(<VEXT)まで引き抜くことが可能な回路であって、節点Nが遅延素子3を介して一方の端子に接続され、接地電位GND_Bが他方の端子に供給されたnチャネルMOSトランジスタN1よりなる。nチャネルMOSトランジスタN1のゲートにも上記タイミング信号Tが供給されている。
遅延素子3は、第1の実施形態で説明したものと同じで、抵抗と容量からなる時定数回路より構成される。比較回路4も、基本的には、第1の実施形態で説明したものと同じであるが、参照電位VREFが接地電位GND_Aと接地電位GND_Bの間に設定される。この比較回路4では、節点Nの電位VNが参照電位VREFに達するタイミングで、出力信号がハイレベル状態になる。
上述した構成の遅延タイマーにおいては、タイミング信号Tがロウレベルの期間Lは、nチャネルMOSトランジスタN1がオフ状態、pチャネルMOSトランジスタP1がオン状態となる。pチャネルMOSトランジスタP1がオン状態になると、節点Nが接地電位GND_Aにプリチャージされる。
一方、タイミング信号Tがハイレベルの期間Hは、nチャネルMOSトランジスタN1がオン状態、pチャネルMOSトランジスタP1がオフ状態となる。nチャネルMOSトランジスタN1がオン状態になると、節点Nに蓄積された電荷が遅延素子3を介してディスチャージされ、節点Nの電位VNが除々に下降する。節点Nの電位VNが参照電位VREFに達すると、nチャネルMOSトランジスタN3がオン状態となり、比較回路4の出力がロウレベルからハイレベルになる。
本実施形態のオーバードライブ期間制御装置は、上記の遅延タイマーを用いてオーバードライブ期間を決定することを特徴とする。
図8に、本発明の第2の実施形態であるオーバードライブ期間制御装置の構成を示す。このオーバードライブ期間制御装置は、DRAMのセンスアンプ回路を起動するためのタイミング信号SEを入力としており、入力されたタイミング信号SEが遅延タイマー20および論理回路(NAND)22の一方の入力に供給されている。遅延タイマー20の出力信号SE_CUTが、論理回路(NOT)21を介して論理回路(NAND)22の他方の入力に供給されている。遅延タイマー20は、図7に示した構成と同じものである。論理回路(NAND)22の出力が、DRAMのセンスタイミングとして用いられる。ここで、センスタイミングは、具体的には、DRAMにおいて、ワード線WLが選択され、メモリセルから所望のデータがビット線上に出力され出してから、センスが可能になるまでの期間(WL−SE期間)である。
図9は、図8に示すオーバードライブ期間制御装置の動作を示すタイミングチャートである。以下、図7〜9を参照して動作説明を行う。
タイミング信号SEが遅延タイマー20に供給される。遅延タイマー20では、タイミング信号SEがロウレベルの期間において、pチャネルMOSトランジスタP1がオン状態、nチャネルMOSトランジスタN1がオフ状態となる。pチャネルMOSトランジスタP1がオン状態になると、節点Nが接地電位GND_Aにプリチャージされる。図9では、節点Nの電位VNが接地電位GND_Aになった状態が示されている。
タイミング信号SEがロウレベルの期間は、nチャネルMOSトランジスタN3がオフ状態であるため、比較回路4の出力(遅延タイマー10の出力信号SE_CUT)はロウレベルである。また、タイミング信号SEおよび出力信号SE_CUTがともにロウレベルであるので、WL−SE信号はハイレベルとなる。
タイミング信号SEがロウレベルからハイレベルになると、pチャネルMOSトランジスタP1がオフ状態、nチャネルMOSトランジスタN1がオン状態となる。nチャネルMOSトランジスタN1がオン状態になると、節点Nの電位VNが接地電位GND_Aから除々に下降して参照電位VREFに達する。
節点Nの電位VNが参照電位VREFに達するまでの期間は、nチャネルMOSトランジスタN3がオフ状態であるため、比較回路4の出力(出力信号SE_CUT)はロウレベルである。また、この期間は、タイミング信号SEがハイレベル、出力信号SE_CUTがロウレベルであるので、WL−SE信号はロウレベルとなる。
節点Nの電位VNが参照電位VREFに達すると、nチャネルMOSトランジスタN3がオン状態になり、比較回路4の出力(出力信号SE_CUT)がロウレベルからハイレベルになる。出力信号SE_CUTがハイレベルになると、WL−SE信号がロウレベルからハイレベルに遷移する。
以上の動作によれば、プリチャージにおける接地電位GND_A(外部電源電圧)が高くなると、節点Nへの電荷のチャージ量が多くなり、その分、節点Nにおけるディスチャージに時間がかかる。この結果、WL−SE期間(図9のWL−SE信号のロウレベルの期間)が長くなる。反対に、接地電位GND_A(外部電源電圧)が低くなると、節点Nへの電荷のチャージ量が少なくなるため、その分、WL−SE期間は短くなる。このようにWL−SE期間と外部電源電圧の間には比例の関係がある。
本実施形態では、WL−SE期間に基づいてオーバードライブ期間を決定する。ここでは、WL−SE期間と外部電源電圧の間における比例関係、すなわち、オーバードライブ期間と外部電源電圧の間における比例関係を、オーバードライブ期間の外部電源電圧に対する依存性と呼ぶ。本実施形態では、この依存性を利用して、オーバードライブ期間の調整を行うとともに、遅延タイマー20の参照電位VREFの設定値を変えることで、このオーバードライブ期間の外部電源電圧に対する依存性を加減する。また、接地電位GND_Bを可変することでも、オーバードライブ期間の外部電源電圧に対する依存性を加減することができる。
上記のように、本実施形態のオーバードライブ期間制御装置によれば、オーバードライブ期間の外部電源電圧に対する依存性の加減を調整することができるので、オーバードライブ期間の調整範囲は、従来のインバータ特性を利用した場合の調整範囲より格段に大きくなり、これにより、製品の動作範囲において、十分な調整を提供することが可能になる。
また、本実施形態のオーバードライブ期間制御装置においても、オーバードライブ期間は、容量(C)と抵抗(R)からなる遅延タイマーによって生じる遅延時間によって決まる。この遅延時間(オーバードライブ期間)は、外部電源電圧には関係なく、遅延タイマー(CR回路)の時定数によって決まる。
以上説明した各実施形態のオーバードライブ期間制御装置は、本発明の一例であり、その構成および動作は適宜変更することができる。例えば、第1の実施形態の構成と第2の実施形態の構成を組み合わせてオーバードライブ期間制御装置を構成することも可能である。図10に、そのオーバードライブ期間制御装置のタイミングチャートを示す。
図10において、「SE_CUT(1)」および「OVD_PRE(1)」は、図3の(a)または(b)に示した回路における「SE_CUT」および「OVD」である。また、「SE_CUT(2)」および「WL−SE」は、図8に示した回路における「SE_CUT」および「WL−SE」である。また、「ODV」は、「OVD_PRE(1)」の反転信号と「WL−SE」の反転信号との排他論理和(NAND)である。
図10に示した動作によれば、オーバードライブ期間は、第1の実施形態の遅延タイマーによる遅延時間から第2の実施形態の遅延タイマーによる遅延時間を差し引いた時間で決まる。第1の実施形態の構成における参照電位および接地電位GND_Aを可変することで、オーバードライブ期間の外部電源電圧に対する逆依存性を加減するとともに、第2の実施形態の構成における参照電位および接地電位GND_Bを可変することで、オーバードライブ期間の外部電源電圧に対する依存性を加減することができる。したがって、製品の動作範囲において、電源電圧が低い側と電源電圧が高い側とで、オーバードライブ期間の調整をより詳細に行うことが可能である。
また、第1および第2の実施形態の構成において、遅延素子3は、CR回路であれば、どのような回路構成であってもよい。例えば、ビット容量(C)とpチャンネルMOSトランジスタ(R)から遅延素子3を構成してもよい。また、センスアンプのpチャンネルMOSトランジスタおよび駆動回路のダミーをそれぞれ設けて、これらダミーにより遅延素子3を構成するようにしてもよい。
さらに、比較回路4も、図示した構成に限定されるものではなく、節点Nの電位が参照電位に達するタイミングを検出することができる回路であれば、どのような回路構成にしてもよい。
また、第1の実施形態の構成において、図11に示すように、pチャンネルMOSトランジスタP1と遅延素子3の間に、電流制御用のpチャンネルMOSトランジスタPaを設けてもよい。このPチャンネルの縦積み構造によれば、遅延素子3に流れる電流を一定にすることができ、時定数に基づくオーバードライブ期間をより正確に算出することができる。
さらに、第1の実施形態の構成では、節点Nをグランド電圧GND_Aでプリチャージするようになっているが、このグランド電圧GND_AをΔV(VEXT−VREF)に応じて変化させるフィードバック回路を設けてもよい。この場合は、ΔV(VEXT−VREF)が大きい場合に、グランド電圧GND_Aを高くして、オーバードライブ期間の外部電源電圧に対する逆依存性をさらに強めることができる。フィードバック回路は、一般的な差分絶対値回路により変換したΔV(VEXT−VREF)を入力とする一般的なソースフォローア回路により形成することができる。
次に、本発明のオーバードライブ期間制御装置が適用されるDRAMの構成について説明する。
図12に、そのDRAMの概略構成を示す。複数のセンスアンプ101aが形成されるセンスアンプ領域101と、複数のメモリセルが形成されたメモリセル領域102とが半導体基板100上に形成されている。各センスアンプ101aには、外部電源電圧VEXTがpチャネルMOSトランジスタ103を介して供給されるとともに、内部アレイ電源VDLがpチャネルMOSトランジスタ104を介して供給されている。pチャネルMOSトランジスタ103のゲートには、本発明のオーバードライブ期間制御装置(不図示)から出力されたオーバードライブ信号ODVが供給されている。pチャネルMOSトランジスタ104のゲートには、センスアンプを駆動するためのタイミング信号SE(センスアンプ活性期間)が供給されている。この図12に示した例では、センスアンプ101aの電源を直接オーバードライブする期間を、本発明のオーバードライブ期間制御装置によって決定している。
なお、DRAMにおいて、オーバードライブを行う構成は様々であり、本発明のオーバードライブ期間制御装置は種々のオーバードライブ方式に適用することが可能である。図13〜図15に、本発明のオーバードライブ期間制御装置の適用例を示す。
図13に示す例では、センスアンプ101aの電源を直接するオーバードライブする期間および内部アレイ電源回路105をオーバードライブする期間が、本発明のオーバードライブ期間制御装置によって決定される。図14に示す例では、内部アレイ電源回路105をオーバードライブする期間が、本発明のオーバードライブ期間制御装置によって決定される。図15に示す例では、センスアンプ101aの電源を直接するオーバードライブする期間および内部アレイ電源回路105をオーバードライブする期間が、本発明のオーバードライブ期間制御装置によって別々に決定される。
1 プリチャージ回路
2 充電回路
3 遅延素子
4 比較回路
P1、P2、P3 pチャネルMOSトランジスタ
N1、N2、N3、N4 nチャネルMOSトランジスタ
2 充電回路
3 遅延素子
4 比較回路
P1、P2、P3 pチャネルMOSトランジスタ
N1、N2、N3、N4 nチャネルMOSトランジスタ
Claims (8)
- 電位検出箇所である節点に接続され、該節点の電位を接地電位まで引き上げるプリチャージ回路と、
前記節点が一端に接続された遅延素子と、
外部からの信号の入力タイミングで前記遅延素子の他端に電源電圧を供給して、前記接地電位まで引き上げられた節点の電位を前記電源電圧まで引き上げる充電回路と、
前記節点における電位と前記接地電位より大きく、かつ、前記電源電圧より小さな参照電位とを比較し、両電位のレベルが一致するタイミングを検出する比較回路と、
前記外部からの信号の入力タイミングと前記比較回路によってレベルの一致が検出されたタイミングとによって決まる期間を示す信号を出力するための論理回路とを有するオーバードライブ期間制御装置。 - 前記電源電圧と前記参照電位の差を前記接地電位として前記プリチャージ回路に供給するフィードバック回路をさらに有する、請求項1に記載のオーバードライブ期間制御装置。
- 電位検出箇所である節点に電源電圧を供給して、前記節点の電位を前記電源電圧まで引き上げるプリチャージ回路と、
前記節点が一端に接続された遅延素子と、
外部からの信号の入力タイミングで前記遅延素子の他端に接地電位を供給して、前記電源電圧まで引き上げられた節点の電位を前記接地電位まで引き下げるディスチャージ回路と、
前記節点における電位と前記接地電位より大きく、かつ、前記電源電圧より小さな参照電位とを比較し、両電位レベルが一致するタイミングを検出する比較回路と、
前記外部からの信号の入力タイミングと前記比較回路によってレベルの一致が検出されたタイミングとによって決まる期間を示す信号を出力するための論理回路とを有するオーバードライブ期間制御装置。 - 第1の電位検出箇所である第1の節点に接続され、該第1の節点の電位を第1の接地電位まで引き上げる第1のプリチャージ回路と、
前記第1の節点が一端に接続された第1の遅延素子と、
外部からの信号の入力タイミングで前記第1の遅延素子の他端に電源電圧を供給して、前記第1の接地電位まで引き上げられた第1の節点の電位を前記電源電圧まで引き上げる充電回路と、
前記第1の節点における電位と前記第1の接地電位より大きく、かつ、前記電源電圧より小さな第1の参照電位とを比較し、両電位のレベルが一致する第1のタイミングを検出する第1の比較回路と、
第2の電位検出箇所である第2の節点に前記電源電圧を供給して、前記第2の節点の電位を前記電源電圧まで引き上げる第2のプリチャージ回路と、
前記第2の節点が一端に接続された第2の遅延素子と、
前記外部からの信号の入力タイミングで前記第2の遅延素子の他端に第2の接地電位を供給して、前記電源電圧まで引き上げられた第2の節点の電位を前記第2の接地電位まで引き下げるディスチャージ回路と、
前記第2の節点における電位と前記第2の接地電位より大きく、かつ、前記電源電圧より小さな第2の参照電位とを比較し、両電位レベルが一致する第2のタイミングを検出する第2の比較回路と、
前記外部からの信号の入力タイミングと前記第1のタイミングとによって決まる第1の期間から、前記外部からの信号の入力タイミングと前記第2のタイミングとによって決まる第2の期間を差し引いた期間を示す信号を出力するための論理回路とを有するオーバードライブ期間制御装置。 - 前記電源電圧と前記第1の参照電位の差を前記第1の接地電位として前記第1のプリチャージ回路に供給するフィードバック回路をさらに有する、請求項4に記載のオーバードライブ期間制御装置。
- 電位検出箇所である節点の電位を接地電位まで引き上げるためのプリチャージを行うステップと、
前記プリチャージの後、外部からの信号の入力タイミングで前記節点に遅延素子を介して電源電圧を供給して、前記接地電位まで引き上げられた節点の電位を前記電源電圧まで引き上げるステップと、
前記節点における電位と前記接地電位より大きく、かつ、前記電源電圧より小さな参照電位とを比較し、両電位のレベルが一致するタイミングを検出するステップと、
前記外部からの信号の入力タイミングと前記レベルの一致が検出されたタイミングとによって決まる期間に基づいてオーバードライブ期間を決定するステップとを含むオーバードライブ期間決定方法。 - 電位検出箇所である節点に電源電圧を供給して、前記節点の電位を前記電源電圧まで引き上げるプリチャージを行うステップと、
前記プリチャージの後、外部からの信号の入力タイミングで前記節点に遅延素子を介して接地電位を供給して、前記電源電圧まで引き上げられた節点の電位を前記接地電位まで引き下げるステップと、
前記節点における電位と前記接地電位より大きく、かつ、前記電源電圧より小さな参照電位とを比較し、両電位レベルが一致するタイミングを検出するステップと、
前記外部からの信号の入力タイミングと前記レベルの一致が検出されたタイミングとによって決まる期間に基づいてオーバードライブ期間を決定するステップとを含むオーバードライブ期間決定方法。 - 第1の電位検出箇所である第1の節点の電位を第1の接地電位まで引き上げるための第1のプリチャージを行うステップと、
前記第1のプリチャージの後、外部からの信号の入力タイミングで前記第1の節点に第1の遅延素子を介して電源電圧を供給して、前記第1の接地電位まで引き上げられた第1の節点の電位を前記電源電圧まで引き上げるステップと、
前記第1の節点における電位と前記第1の接地電位より大きく、かつ、前記電源電圧より小さな第1の参照電位とを比較し、両電位のレベルが一致する第1のタイミングを検出するステップと、
第2の電位検出箇所である第2の節点に前記電源電圧を供給して、前記第2の節点の電位を前記電源電圧まで引き上げる第2のプリチャージを行うステップと、
前記第2のプリチャージの後、前記外部からの信号の入力タイミングで前記第2の節点に第2の遅延素子を介して第2の接地電位を供給して、前記電源電圧まで引き上げられた第2の節点の電位を前記第2の接地電位まで引き下げるステップと、
前記第2の節点における電位と前記第2の接地電位より大きく、かつ、前記電源電圧より小さな第2の参照電位とを比較し、両電位レベルが一致する第2のタイミングを検出するステップと、
前記外部からの信号の入力タイミングと前記第1のタイミングとによって決まる第1の期間から、前記外部からの信号の入力タイミングと前記第2のタイミングとによって決まる第2の期間を差し引いた期間に基づいてオーバードライブ期間を決定するステップとを含むオーバードライブ期間決定方法。
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