JP3087677B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関する
ものである。

【０００２】

【従来の技術】半導体装置の微細化技術の進歩に伴って
半導体装置内の回路自体の耐圧が低くなってきている。
そのような半導体装置は内部電源回路を内蔵し、５Ｖ、
３．３Ｖといった外部電源電圧Ｖccを適切な内部電圧Ｖ
_INT （例えば２．５Ｖ）に降圧して半導体装置内の回路
に供給している。上述のような半導体装置のうち特にダ
イナミックＲＡＭ（以下、ＤＲＡＭという）は、記憶情
報を一定時間毎にリフレッシュするために、メモリセル
に記憶された記憶情報を増幅するセンスアンプと、この
センスアンプに電力を供給するセンスアンプ用電源回路
を上記内部電源回路とは別に備えている。このセンスア
ンプ用電源回路は、外部電源電圧Ｖccを内部電圧Ｖ_INT
に降圧してセンスアンプに供給するものである。

【０００３】図６は、上述のようなＤＲＡＭのセンスア
ンプとセンスアンプ用電源回路を説明する図である。こ
こでセンスアンプ用電源回路６１は、外部電源電圧Ｖcc
を出力トランジスタ６１２と出力抵抗６１３とで分圧し
たＶOUT を出力としている。この出力電圧ＶOUT は比較
器６１１において参照電圧ＶREF と比較され、この比較
器６１１の出力を上記出力トランジスタ６１２のゲート
に入力することで出力電圧ＶOUT が所定の内部電圧Ｖ
_INT となるように制御されている。一方、センスアンプ
６２は、スイッチングトランジスタ６３，６４と、フリ
ップフロップ（Ｆ／Ｆ）６５１〜６５ｎとを備えてい
る。ここで上記スイッチングトランジスタ６３，６４に
図６には図示しないセンスアンプドライバよりセンスア
ンプ活性化信号φSEが入力されるとＦ／Ｆ６５１〜６５
ｎには上述のセンスアンプ用電源回路６１よりＶOUT が
供給され、対応するメモリセル行列６６１〜６６ｎの各
メモリセルに記憶されている情報がリフレッシュされ
る。

【０００４】しかし、センスアンプ６２に対する電力供
給はセンスアンプ用電源回路６１にとって大きな負荷と
なる。その結果、センスアンプ活性化信号φSEが入力さ
れる毎にセンスアンプ用電源回路６１の出力電圧ＶOUT
が低下する場合がある。このようなリフレッシュの際の
出力電圧ＶOUT の変動を図７に示す。図７は、横軸に時
間、縦軸にセンスアンプ用電源回路６１の出力電圧ＶOU
T をとったものである。リフレッシュのためにセンスア
ンプ活性化信号φSEが時刻ｔ0 においてセンスアンプ６
２に入力されたものとすると、センスアンプ用内部電圧
６１の出力電圧ＶOUT は、大きな負荷がかかるために図
７の実線ａで示すように、所定の内部電圧Ｖ_INT よりも
一時的に低下する。このような電圧ＶOUT の低下はＤＲ
ＡＭの正常な動作を保証する上で好ましくない。

【０００５】従来の技術として、たとえば特開平８−１
５３３８８に開示された電源回路はこのような問題を解
決するために、出力電圧ＶOUT が低下した場合にパルス
発生回路を用いて出力端子に外部電源電圧Ｖccを所定の
時間供給することで出力電圧ＶOUT の変動を抑えるもの
である。図８にそのような電源回路を示す。センスアン
プ用電源回路８１は、電源回路８１１、外部電源端子
（Ｖcc）と電源回路８１１の出力端子にそれぞれソース
とドレインを接続したｐチャンネルトランジスタ８１
２、このｐチャンネルトランジスタ８１２のゲートにイ
ンバータ８１３を介してパルスを入力するパルス発生回
路８１４、センスアンプ活性化信号φSEを入力として上
記パルス発生回路８１４に入力信号を入力する入力信号
発生回路８１５を備えている。なお、電源回路８１１
は、先に図６に示したセンスアンプ用電源回路６１と同
じ構成を有し、内部電位Ｖ_INT を出力するものである。
また、センスアンプ８２の構成は図６に示したセンスア
ンプ６２と同じであるのでその詳細は省略する。

【０００６】上述のようなセンスアンプ用電源回路の動
作は次のようなものである。図８において、センスアン
プ活性化信号φSEはセンスアンプ８２と共に入力信号発
生回路８１５にも入力される。入力信号発生回路８１５
はパルス発生回路８１４に入力信号を入力し、所定のパ
ルス幅を持つパルスを出力する。そのパルスはインバー
タ８１３を介してｐチャンネルトランジスタ８１２のゲ
ートに入力される。ｐチャンネルトランジスタ８１２
は、パルス発生回路８１４が出力するパルスによってＯ
Ｎするスイッチング素子として作用する。センスアンプ
用電源回路８１の出力電圧（ＶOUT ）端子は、スイッチ
ング素子として作用するｐチャンネルトランジスタ８１
２を介して外部電源電圧Ｖccが接続されているので、セ
ンスアンプ用電源回路８１の出力電圧（ＶOUT ）端子に
は、センスアンプ活性化信号φSEの入力後、パルス発生
回路８１４から出力されるパルスのパルス幅に相当する
時間だけ外部電源電圧Ｖccが強制的に供給される。

【０００７】このとき、パルス幅を外部電源電圧Ｖccに
対して適当に選ぶことによってセンスアンプに電力を供
給する際の出力電圧ＶOUT の低下を、図７の破線ｂで示
すようにできるだけ小さく抑えることができる。しか
し、パルス幅が長すぎる場合や外部電源電圧Ｖccが高い
場合は、図７に一点鎖線ｃで示すようにオーバーシュー
トを生じてしまい、センスアンプに所定のＶ_INT を供給
する目的を達成することができなくなる。一方、パルス
幅が短すぎる場合や外部電源電圧Ｖccが低い場合は、外
部電源電圧Ｖccによって出力電圧ＶOUT を十分にプリチ
ャージすることができない。したがって、図７の破線ｂ
で示すようにセンスアンプに電力を供給する際の出力電
圧ＶOUT の低下をできるだけ小さく抑えるためには、外
部電源電圧Ｖccと対応して適当な幅を持ったパルスをセ
ンスアンプ活性化信号φSEと同期させてｐチャンネルト
ランジスタ８１２のゲートにインバータ８１３を介して
入力し、このｐチャンネルトランジスタ８１２をオン状
態にして出力端子に外部電源電圧Ｖccを適当な時間供給
して出力電圧ＶOUT を適切にプリチャージすることが重
要である。

【０００８】

【発明が解決しようとする課題】ところが、汎用ＤＲＡ
Ｍは、５Ｖ用にあっては５±０．５Ｖ、３．３Ｖ用にあ
っては３．３±０．３Ｖの範囲内で正常に動作すること
が要求されており、上述のようなセンスアンプ用電源回
路のプリチャージ機能も外部電源電圧Ｖccの変動に対応
できなければならない。したがって、外部電源電圧Ｖcc
を供給して出力電圧ＶOUT の変動を抑えるためには、外
部電源電圧Ｖccを供給する時間、言い換えるとパルス発
生回路８１４のパルスの幅を外部電源電圧Ｖccに応じて
適当に制御することが重要となる。すなわち、より具体
的には、外部電源電圧Ｖccが高い場合には短く、低い場
合にはパルス幅の長いパルスを得ることが必要となる。

【０００９】しかしながら、従来のパルス発生回路は、
図９に示すようにディレイ回路９１に入力パルスＡを入
力するとともに、この入力パルスＡとディレイ回路９１
の出力との論理をとることによってパルスを生成するも
のであった。ここでディレイ回路９１は、ｐチャンネル
トランジスタのソースおよび基板が外部電源電圧Ｖccに
接続されたＣＭＯＳインバータで構成されるディレイ素
子（以下、Ｖccディレイ素子という）を複数段縦続に接
続したものである。Ｖccディレイ素子の遅延時間はＶcc
依存性を有するので、図９に示したパルス発生回路にお
いてディレイ回路９１を縦続接続された複数のＶccディ
レイ素子によって構成した（このようなディレイ回路を
Ｖccディレイ回路という）従来のパルス発生回路のパル
ス幅もＶcc依存性を有する。しかしながら、このような
パルス発生回路におけるパルス幅のＶcc依存性は、上述
のプリチャージ機能の制御にとって十分大きなものでは
なかった。一方、ディレイ回路９１を、ｐチャンネルト
ランジスタの基板が外部電源電圧Ｖccに接続され、その
ソースがＶccよりも低い内部電圧Ｖ_INT に接続されたＣ
ＭＯＳインバータで構成されるディレイ素子（以下Ｖ
_INT ディレイ素子という）で構成した場合、Ｖ_INT ディ
レイ素子の遅延時間はＶcc逆依存性を有するため、複数
のＶ_INT ディレイ素子を縦続接続して構成されたディレ
イ回路（Ｖ_INT ディレイ回路）を遅延回路９１とするパ
ルス発生回路では上述したセンスアンプのプリチャージ
機能の制御には使用できなかった。

【００１０】このように従来のパルス発生回路において
は、外部電源電圧Ｖccに応じてセンスアンプのプリチャ
ージを制御できるだけの外部電源電圧Ｖccに依存した幅
をもつパルスを生成することはできなかった。したがっ
て、図８に示すようなセンスアンプ用電源回路は、ある
特定の外部電源電圧Ｖccのもとでは適切にＶOUT の変動
を抑えることができても、他のＶccでは必ずしも適切に
動作するとは言えず、ＤＲＡＭに汎用性を持たせること
ができなかった。

【００１１】そこで本発明は上述の問題を解決するため
に、パルス幅が外部電源電圧Ｖccに大きく依存する半導
体装置を提供することを目的とする。本願発明は、さら
に外部電源電圧Ｖccに依存した幅を持つパルスを生成す
るパルス発生回路を利用して外部電源電圧Ｖccを内部電
源回路の出力端子に供給する時間を適切に設定し、異な
る外部電源電圧Ｖccのもとでも内部電源回路の出力電圧
が低下したときにこれを補償することができる汎用性の
ある半導体装置を提供することにある。

【００１２】

【課題を解決するための手段】上述の目的を達成するた
めに本願発明にかかる半導体装置は、Ｖccディレイ素子
とＶ_INT ディレイ素子が異なる外部電源電圧Ｖcc依存性
を有することを利用し、Ｖccディレイ回路とＶ_INT ディ
レイ回路を用いてパルス幅がより大きなＶcc依存性を有
するパルスを得るものである。すなわち、本発明にかか
る半導体装置は、ＣＭＯＳインバータのｐチャンネルト
ランジスタのソースおよび基板が外部電源電圧Ｖccに接
続されたＶccディレイ素子を複数縦続接続して構成され
たＶcc遅延回路と、ＣＭＯＳインバータのｐチャンネル
トランジスタのソースが内部電圧Ｖ_INT に接続されその
基板が外部電源電圧Ｖccに接続されたＶ_INT ディレイ素
子を複数縦続接続して構成されたＶ_INT遅延回路と、前
記Ｖcc遅延回路の出力と前記Ｖ_INT 遅延回路の出力とを
論理演算することによりパルスを発生する演算手段を備
えたものである。

【００１３】ここでＶccディレイ素子は遅延時間が外部
電源電圧Ｖccに対して依存性をもつのに対し、Ｖ_INT デ
ィレイ素子は逆依存性をもつ。これらのディレイ素子を
それぞれ複数縦続接続して構成されるＶcc遅延回路とＶ
_INT 遅延回路はＶccに対してそれぞれ依存性と逆依存性
を有することから、これら二つの遅延回路の遅延時間の
差と外部電源電圧Ｖccとの間に相関を持たせることがで
きる。そして、これら二つの遅延回路にステップまたは
所定のパルス幅を持ったパルスの入力信号を入力しその
出力信号の論理演算をとれば、二つの遅延回路の遅延時
間の差に応じたパルス幅をもったパルス、すなわち外部
電源電圧Ｖccに依存したパルス幅を有するパルスを生成
することができる。ここで、Ｖ_INT ディレイ素子のｐチ
ャンネルトランジスタのソースに内部電圧Ｖ_INT を供給
する電源回路には、たとえば半導体装置に内蔵されて外
部電源電圧Ｖccを内部電圧Ｖ_INT に降圧する内部電源回
路を用いることができる。

【００１４】本発明にかかる半導体装置は、Ｖcc遅延回
路の出力とＶ_INT 遅延回路の出力との論理をとるもので
あるが、請求項２に記載された半導体装置は特に、前記
Ｖcc遅延回路は、その遅延時間が前記Ｖ_INT 遅延回路の
遅延時間よりも長くなるように複数のＶccディレイ素子
を縦続接続して構成されることを特徴とするものであ
る。これのような半導体装置によって得られるパルスの
パルス幅は、Ｖcc依存性を持つＶcc遅延回路の遅延時間
からＶcc逆依存性を有するＶ_INT 遅延回路の遅延時間を
差し引いたものとなる。したがって、そのパルス幅はＶ
ccが高くなれば短くなるＶcc依存性を有する。

【００１５】さらに請求項３に記載された半導体装置
は、特に上記Ｖcc遅延回路は、縦続接続された偶数個の
Ｖccディレイ素子からなり、上記Ｖ_INT 遅延回路は、縦
続接続された偶数個のＶ_INT ディレイ素子からなり、上
記演算手段は、前記Ｖcc遅延回路の出力を反転するイン
バータと、前記インバータの出力と前記Ｖ_INT 遅延回路
の出力との論理積をとりパルスを出力する論理ゲートと
からなることを特徴とするものである。ここでＶcc遅延
回路とＶ_INT 遅延回路は入力信号を所定の遅延時間だけ
遅らせて出力する。これら二つの遅延された入力信号の
うちＶcc遅延回路の出力をインバータで反転したものと
Ｖ_INT 遅延回路の出力との論理積を演算することにより
パルスを生成する。

【００１６】また、本発明は、上述のＶcc依存性を持つ
パルス発生回路を用いたことを特徴とする半導体装置で
ある。具体的に本発明にかかる半導体装置は、請求項４
に記載されたように、ソースを外部電源電圧に接続しド
レインを出力抵抗を介して接地した出力トランジスタ
と、前記出力トランジスタと前記出力抵抗で分圧された
出力電圧を参照電源電圧と比較しその差に応じた信号を
前記出力トランジスタのゲートに入力する比較手段とか
らなり、センスアンプに外部電源電圧を降圧した内部電
源電圧を供給する半導体装置において、前記センスアン
プを活性化するセンスアンプ活性化信号を入力として所
定のパルス幅を有する第１のパルスを出力する手段と、
前記第１のパルスを入力として外部電源電圧に依存した
パルス幅を持つ第２のパルスを生成するパルス発生回路
と、前記パルス発生回路が出力する第２のパルスを入力
としてオンし、前記第２のパルスのパルス幅に相当する
時間外部電源電圧を前記電源回路の出力端子に供給する
スイッチ手段とを備えたものである。

【００１７】ここで第１のパルスを発生する手段は、セ
ンスアンプ活性化信号に基づいて上記パルス発生回路の
入力信号を生成するものである。したがってこの第１の
パルスを発生する手段は、ある信号をトリガとして所定
の幅をもつパルス状の信号を出力するパルス発生回路な
ど、センスアンプ活性化信号に基づいて所定の入力信号
を生成するすべての手段を含むものとする。ただし、こ
のときこの第１のパルスのパルス幅は、上記パルス発生
回路が出力する第２のパルス幅より長いことが必要であ
る。また、センスアンプ活性化信号が周期的に入力され
る場合は、その周期よりも短いことが必要である。この
ような第１のパルスを入力とすることにより、上記パル
ス発生回路は、外部電源電圧Ｖccに依存したパルス幅を
有する第２のパルスをセンスアンプ活性化信号と同期し
て発生する。このようにして得られた第２のパルスに基
づき、上記スイッチ手段は、外部電源電圧Ｖccを出力端
子に出力する。このスイッチ手段は、たとえば、外部電
源端子（Ｖcc）と電源回路の出力端子にそれぞれソース
とドレインを接続し、上記第２のパルスをインバータを
介してゲートに入力し、スイッチング素子として作用す
るｐチャンネルトランジスタなどを含むものとする。こ
のような構成によって、センスアンプが活性化する際に
は上記パルス発生回路の出力、すなわちＶcc依存性をも
った所定のパルス幅を有する第２のパルスに基づいてセ
ンスアンプ用電源回路の出力端子には外部電源電圧Ｖcc
が供給される。これによってセンスアンプ動作時（リフ
レッシュ時）の電圧低下を抑えることができる。しか
も、第２のパルスのパルス幅が外部電源電圧Ｖccに依存
するので、異なる外部電源電圧Ｖccに対しても同様の効
果を得ることができる。

【００１８】上述のパルス発生回路を用いた本発明にか
かる半導体装置のスイッチ手段は、第２のパルスに基づ
き外部電源電圧Ｖccを出力端子に出力するすべての手段
を含むが、その中でも請求項５に記載されたものは特
に、前記出力トランジスタにｐチャンネルトランジスタ
を用い、前記スイッチ手段が特に、ソースを上記電源回
路の出力トランジスタのゲートに接続し、ドレインを接
地し、前記パルス発生回路の出力をゲートに入力したｎ
チャンネルトランジスタで構成されたものである。この
ような構成において、上記ｎチャンネルトランジスタ
は、上記パルス発生回路から上記第２のパルスが入力さ
れるごとにＯＮする。このｎチャンネルトランジスタが
ＯＮすると電源回路の出力トランジスタのゲートが接地
されるので、ｐチャンネルトランジスタで構成される出
力トランジスタが導通状態となり、電源回路の出力端子
には外部電源電圧Ｖccが供給される。このとき、パルス
発生回路から上記ｎチャンネルトランジスタのゲートに
入力されるパルスは、センスアンプ活性化信号に同期
し、かつそのパルス幅は外部電源電圧Ｖccに依存したも
のである。したがって、本発明にかかる半導体装置の出
力は、センスアンプ活性化信号に同期して外部電源電圧
Ｖccがその電圧に依存した時間だけ供給される。したが
って、上記第２のパルスのパルス幅を適切になるように
上記パルス発生回路を構成することによって、センスア
ンプ活性化に伴う負荷の増大に対しても安定な電圧を供
給する半導体装置を構成することができる。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明にかかる半
導体装置におけるパルス発生回路の一実施の形態を説明
する図である。ここで、図１（ａ）は、外部電源電圧Ｖ
ccを内部電圧Ｖ_INT に降圧して動作する半導体装置にお
いて用いられるパルス発生回路を示している。このパル
ス発生回路は、Ｖcc遅延回路１０、Ｖ_INT 遅延回路１
１、Ｖcc遅延回路１０の出力の反転をとるインバータ１
２、ＮＡＮＤゲート１３、ＮＡＮＤゲート１３の出力の
反転をとるインバータ１４から構成されている。ここで
インバータ１２，１４とＮＡＮＤゲート１３は論理演算
手段を構成している。

【００２０】図１（ｂ）と（ｃ）は、それぞれＶcc遅延
回路１０とＶ_INT 遅延回路１１の構成を示している。Ｖ
cc遅延回路１０およびＶ_INT 遅延回路１１は共に複数の
ＣＭＯＳインバータを縦続接続して構成される。ここ
で、Ｖcc遅延回路を構成するＣＭＯＳインバータは、図
１（ｂ）に示すように、ｐチャンネルトランジスタ１０
１の基板がそのソースと同じ外部電源電圧Ｖccにバイア
スされている。このようなＣＭＯＳインバータをＶccデ
ィレイ素子と呼ぶことにする。これに対し、Ｖ_INT 遅延
回路１１は、図１（ｃ）に示すように、ＣＭＯＳインバ
ータを構成するｐチャンネルトランジスタ１１１のソー
スが内部電圧Ｖ_INT に、その基板が外部電源電圧Ｖccに
接続されたＶ_INT ディレイ素子を縦続接続して構成され
ている。なお、内部電圧Ｖ_INT は図１には図示しない内
部電源回路より供給されるものとする。

【００２１】上記２種類のディレイ素子のうちＶccディ
レイ素子は、外部電源電圧Ｖccが高くなれば遅延時間が
短くなるというＶcc依存性を有する。これに対してＶ
_INT ディレイ素子は、外部電源電圧Ｖccが高くなると遅
延時間が長くなるという逆依存性を有するものである。
このようにｐチャンネルトランジスタのソースと基板に
異なる電圧を印加した場合に外部電源電圧Ｖccの上昇と
共にＶ_INT ディレイ素子の遅延時間が増大するのは、外
部電源電圧Ｖccの上昇と共にｐチャンネルトランジスタ
の閾値電圧の絶対値が上昇し電流駆動能力が低下するこ
とに起因する。この現象はバックゲート効果と呼ばれる
ものであり、たとえば特開平６−１６９２４０にその定
量的な説明がなされている。

【００２２】上述のような２種類のディレイ素子の外部
電源電圧Ｖccに対する特性の差を利用すれば、遅延素子
を構成するときに縦続接続するディレイ素子の数を適当
に選んでやることによって、Ｖcc遅延回路１０とＶ_INT
遅延回路１１の遅延時間の差に外部電源電圧Ｖcc依存性
を持たせることができる。図２は、Ｖcc遅延回路１０を
Ｖccディレイ素子を６段縦続接続して構成し、Ｖ_INT 遅
延回路１１をＶ_INT ディレイ素子を２段縦続接続して構
成した場合の各遅延回路の遅延時間と外部電源電圧Ｖcc
との関係を表す図である。図２によれば、外部電源電圧
Ｖccが上昇するにしたがってＶcc遅延回路１０の遅延時
間は減少するのに対し、内部電圧Ｖ_INT を２．５Ｖとし
たＶ_INT 遅延回路１１の遅延時間は増大している。した
がって、これら二つの遅延回路の遅延時間の差は外部電
源電圧Ｖccが増大するにしたがって減少することがわか
る。

【００２３】図１（ａ）に示したパルス発生回路におい
て、Ｖcc遅延回路１０およびＶ_INT遅延回路１１は入力
信号Ａをそれぞれの遅延時間で遅延した出力信号Ｂおよ
びＣを出力する。Ｖcc遅延回路１０の出力信号Ｂはイン
バータ１２で反転される。この反転ＢとＶ_INT 遅延回路
１１の出力信号Ｃは、ＮＡＮＤゲート１３に入力され
る。このＮＡＮＤゲート１３の出力をインバータ１４に
よって反転したもの、言い換えると反転ＢとＣの論理積
をとったものがこのパルス発生回路から出力されるパル
スとなる。

【００２４】上述のパルス発生回路における各信号を図
３のタイミングチャートに示す。図３（ａ）は外部電源
電圧Ｖccが高いとき（たとえばＶcc＝3.3±0.3Ｖで動作
するＤＲＡＭではＶccMAX＝3.6Ｖ）、図３（ｂ）はＶcc
が低いとき（たとえばＶccMIN＝3.0Ｖ）の各信号のタイ
ミングを表している。Ｖcc遅延回路１０の遅延時間は外
部電源電圧Ｖccが高いときに短くなり、低いときには長
くなり、図３においてはそれが反転Ｂの立ち下がり時刻
の違いとなって現れる。一方、入力信号ＡをＶ_INT 遅延
回路１１によって遅延した信号Ｃの立ち上がり時刻は、
Ｖccが高いとき（図３（ａ））にＶccが低いとき（図３
（ｂ））より遅くなるが、Ｖ_INT 遅延回路１１を構成す
るＶ_INT ディレイ素子の段数が少ないので、その差はわ
ずかなものである。その結果、上記反転Ｂと信号Ｃの論
理積として得られる出力パルスＤのパルス幅は、外部電
源電圧Ｖccが高いときには短く低いときには長くなる。
このように縦続接続するディレイ素子の数を適切に選ぶ
ことによって、外部電源電圧Ｖccに依存したパルス幅を
有するパルスを得ることができる。

【００２５】図４は、本発明の第２の実施の形態とし
て、半導体の装置内に上記パルス発生回路を設けた場合
の構成を示している。Ｖcc遅延回路１０、Ｖ_INT 遅延回
路１１は、図１において説明したものと同一のものとす
る。また、上記二つの遅延回路の出力からパルスを生成
する演算回路１５も第１の実施の形態で説明したよう
に、二つのインバータ１２，１４とＮＡＮＤゲート１３
から構成されている。電源回路１６は、上記装置に内蔵
されており、外部電源電圧Ｖccを内部電圧Ｖ_INT にまで
降圧し、これをＶ_INT 遅延回路１１のみならず、ここに
は図示しないメモリ回路等に供給している。

【００２６】次に第３の実施の形態として、本発明にか
かる半導体装置におけるセンスアンプ用電源回路を図５
を参照して説明する。センスアンプ５５に内部電圧Ｖ
_INT を供給するセンスアンプ用電源回路は、比較器５１
１とｐチャンネルトランジスタ５１２と出力抵抗５１３
とから成る電源回路５１と、ｎチャンネルトランジスタ
５２と、パルス発生回路５３、および入力信号発生回路
５４とから構成されている。ここで比較器５１１は、出
力電圧ＶOUT と参照電圧ＶREF との差に応じた信号を出
力トランジスタとして作用するｐチャンネルトランジス
タ５１２のゲートに入力している。これによってｐチャ
ンネルトランジスタ５１２は、出力抵抗５１３とともに
外部電源電圧Ｖccを分圧し、ＶOUT が所定の内部電圧
（Ｖ_INT ）となるように制御している。

【００２７】また、ｎチャンネルトランジスタ５２のソ
ースはｐチャンネルトランジスタ５１２のゲートに、ド
レインは接地されている。このｎチャンネルトランジス
タ５２のゲートにはパルス発生回路５３の生成するパル
スＤが入力される。したがって、このｎチャンネルトラ
ンジスタ５２は、パルスＤが入力されるとＯＮ状態とな
り、ｐチャンネルトランジスタ５１２、すなわち電源回
路５１の出力トランジスタのゲートを接地するスイッチ
ング素子として作用する。このようにｐチャンネルトラ
ンジスタ５１２のゲートがｎチャンネルトランジスタ５
２を介して接地されると、このｐチャンネルトランジス
タ５１２が導通状態となる。その結果、電源回路５１の
出力端子には外部電源電圧Ｖccが供給される。すなわ
ち、パルス発生回路５３が生成するパルス幅に応じた時
間は外部電源電圧ＶccがＶOUT として出力されることに
なる。

【００２８】センスアンプ５５はセンスアンプ活性化信
号φSEによって活性化する。このとき、センスアンプ５
５に対する電力供給はセンスアンプ用電源回路にとって
大きな負荷となる。しかしながら、このときパルス発生
回路５３には入力信号発生回路５４によってセンスアン
プ活性化信号φSEと同期した入力信号Ａが入力されるこ
とから、ｎチャンネルトランジスタ５２のゲートには外
部電源電圧Ｖccに依存したパルス幅を有する１ショット
のパルスがセンスアンプ活性化信号φSEと同期して入力
される。したがって、センスアンプ５５が活性化し負荷
が増大する際に、ｐチャンネルトランジスタ５１２を介
して外部電源電圧Ｖccを供給することでセンスアンプ用
電源回路の出力電圧ＶOUT の安定化を図ることができ
る。なお、図５に示すセンスアンプ５５は、図６に示し
たセンスアンプ６２と同じ構成を持つものとしてその詳
細を省略する。

【００２９】その結果、適切なパルス幅を有するパルス
を用いることで得られる出力電圧ＶOUT は、図７の破線
（ｂ）で示すようにセンスアンプ活性化時の負荷増大に
伴う出力電圧ＶOUT の低下を抑制したものとなる。この
とき、パルス発生回路５３は、外部電源電圧Ｖccに依存
したパルス幅を有するパルスをセンスアンプ活性化信号
φSEと同期してｎチャンネルトランジスタ５２のゲート
に入力する。したがって、外部電源電圧Ｖccが変動した
場合であっても、そのときの外部電源電圧Ｖccに応じて
その供給する時間を制御することができ、出力電圧ＶOU
T の変動を抑制することができる。その結果、異なる外
部電源電圧Ｖccに対しても使用できる、汎用性のある半
導体装置を得ることができる。

【００３０】

【発明の効果】本発明にかかる半導体装置によれば、Ｖ
ccディレイ素子とＶ_INT ディレイ素子を用いて遅延時間
が外部電圧Ｖccに対して異なる相関を有する遅延回路を
構成することにより、外部電源電圧Ｖcc依存性を有する
パルス幅をもつパルスを生成することができる。

【００３１】特に、請求項２に記載された半導体装置に
よれば、Ｖcc遅延回路の遅延時間をＶ_INT 遅延回路の遅
延時間よりも長くなるように複数のＶccディレイ素子を
縦続接続して構成することによって外部電源電圧Ｖccが
高くなればパルス幅の短いパルスを得ることができる。

【００３２】また、請求項４または請求項５に記載され
た半導体装置によれば、センスアンプ活性化信号と同期
させてＶcc依存性をもったパルス幅を有するパルスを生
成し、このパルスに基づいてスイッチ手段をオンするの
で、外部電源電圧Ｖccに応じた時間だけ半導体装置の出
力端子に外部電源電圧Ｖccを供給することができる。こ
れによって異なる外部電源電圧Ｖccに対しても共通の回
路でセンスアンプが活性化する際の出力電圧の安定化を
図ることができ、半導体装置、ひいてはその半導体装置
を内蔵するＤＲＡＭに汎用性を持たせることができる。

【図面の簡単な説明】

【図１】 本発明にかかる半導体装置におけるパルス発
生回路の一実施の形態および前記パルス発生回路に用い
られる遅延回路の構成を示す図である。

【図２】 外部電源電圧ＶccとＶcc遅延回路およびＶ
_INT 遅延回路の遅延時間の関係を示す図である。

【図３】 上記パルス発生回路の動作を説明するタイミ
ングチャートである。

【図４】 本発明にかかる半導体装置におけるパルス発
生回路の他の実施の形態を示す図である。

【図５】 上記パルス発生回路を用いた本発明にかかる
半導体装置における電源回路の実施の形態を示す図であ
る。

【図６】 従来のセンスアンプ用電源回路を含むＤＲＡ
Ｍの一構成例を示す図である。

【図７】 上記ＤＲＡＭにおけるセンスアンプ用電源回
路の出力電圧の変化を表す図である。

【図８】 従来のセンスアンプ用電源回路を用いたＤＲ
ＡＭの他の構成例を示す図である。

【図９】 従来のパルス発生回路の構成を示す図であ
る。

【符号の説明】

１０…Ｖcc遅延回路、１００…Ｖccディレイ素子、１０
１…ｐチャンネルトランジスタ、１１…Ｖ_INT 遅延回
路、１１０…Ｖ_INT ディレイ素子、１１１…ｐチャンネ
ルトランジスタ、１２，１４…インバータ、１３…ＮＡ
ＮＤゲート、１５…演算回路、１６…内部電源回路、５
１…電源回路、５１１…比較器、５１２…ｐチャンネル
トランジスタ、５１３…出力トランジスタ、５２…ｎチ
ャンネルトランジスタ、５３…パルス発生回路、５４…
入力信号発生回路、５５…センスアンプ。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 ＣＭＯＳインバータのｐチャンネルトラ
   ンジスタのソースおよび基板が外部電源電圧に接続され
   たＶccディレイ素子を複数縦続接続して構成されたＶcc
   遅延回路と、 ＣＭＯＳインバータのｐチャンネルトランジスタのソー
   スが内部電圧に接続されその基板が外部電源電圧に接続
   されたＶ_INT ディレイ素子を複数縦続接続して構成され
   たＶ_INT 遅延回路と、 前記Ｖcc遅延回路の出力と前記Ｖ_INT 遅延回路の出力と
   を論理演算することによりパルスを発生する演算手段を
   備えたことを特徴とする半導体装置。
2. 【請求項２】 請求項１に記載された半導体装置におい
   て、 前記Ｖcc遅延回路は、 その遅延時間が前記Ｖ_INT 遅延回路の遅延時間よりも長
   くなるように複数のＶccディレイ素子を縦続接続して構
   成されることを特徴とする半導体装置。
3. 【請求項３】 請求項１または請求項２に記載された半
   導体装置において、 前記Ｖcc遅延回路は、縦続接 続された偶数個の前記Ｖccディレイ素子からな
   り、 前記Ｖ_INT 遅延回路は、縦続接 続された偶数個の前記Ｖ_INT ディレイ素子からな
   り、 前記演算手段は、 前記Ｖcc遅延回路の出力を反転するインバータと、 前記インバータの出力と前記Ｖ_INT 遅延回路の出力との
   論理積をとりパルスを出力する論理ゲートとからなるこ
   とを特徴とする半導体装置。
4. 【請求項４】 ソースを外部電源電圧に接続しドレイン
   を出力抵抗を介して接地した出力トランジスタと、前記
   出力トランジスタと前記出力抵抗で分圧された出力電圧
   を参照電圧と比較しその差に応じた信号を前記出力トラ
   ンジスタのゲートに入力する比較手段とからなり、セン
   スアンプに外部電源電圧を降圧した内部電圧を供給する
   半導体装置において、 前記センスアンプを活性化するセンスアンプ活性化信号
   を入力として所定のパルス幅を有する第１のパルスを出
   力する手段と、ＣＭＯＳインバータのｐチャンネルトランジスタのソー
   スおよび基板が外部電源電圧に接続されたＶccディレイ
   素子を複数縦続接続して構成されたＶcc遅延回路と、Ｃ
   ＭＯＳインバータのｐチャンネルトランジスタのソース
   が内部電圧に接続されその基板が外部電源電圧に接続さ
   れたＶ _INT ディレイ素子を複数縦続接続して構成された
   Ｖ _INT 遅延回路と、前記Ｖcc遅延回路の出力と前記Ｖ
   _INT 遅延回路の出力とを論理演算することによりパルス
   を発生する演算手段を備え、前 記第１のパルスを入力と
   して外部電源電圧に依存したパルス幅を持つ第２のパル
   スを生成するパルス発生回路と、 前記パルス発生回路が出力する第２のパルスを入力とし
   てオンし、前記第２のパルスのパルス幅に相当する時間
   だけ外部電源電圧を前記電源回路の出力端子に供給する
   スイッチ手段とを備えたことを特徴とする半導体装置。
5. 【請求項５】 請求項４に記載された半導体装置におい
   て、 前記出力トランジスタは、 ｐチャンネルトランジスタを用い、 前記スイッチ手段は、 ソースを前記出力トランジスタのゲートに接続し、ドレ
   インを接地し、前記パルス発生回路の出力をゲートに入
   力したｎチャンネルトランジスタを備えることを特徴と
   する半導体装置。