CN1144226C

CN1144226C - 读出放大器电路

Info

Publication number: CN1144226C
Application number: CNB991111621A
Authority: CN
Inventors: ��ɾ�; 松井雄嗣; 高桥弘行
Original assignee: NEC Corp
Current assignee: Renesas Electronics Corp
Priority date: 1998-07-28
Filing date: 1999-07-28
Publication date: 2004-03-31
Anticipated expiration: 2019-07-28
Also published as: KR20000012017A; KR100301604B1; TW434549B; JP2000048574A; US6407580B1; CN1243316A

Abstract

本发明的目的是增大锁存型读出放大器的读出放大的锁存裕度。在半导体存储器件中，用触发器将存储单元中所出现的微小电位差放大到电源电压-接地间电平的锁存型读出放大器，接受该触发器输出的一对互补信号的下一级缓冲器由两个逻辑电路构成，两个逻辑电路共同构成为两个或非电路，在两个或非电路的每个电路中至少串联连接的两个P沟道晶体管当中，接近载流子源即电源电压的晶体管为所述两个或非电路共用。

Description

读出放大器电路

技术领域

本发明涉及用于半导体存储器的读出放大器，特别涉及锁存型读出放大器。

背景技术

近年来，半导体器件在不断地高速化和低功耗化，对半导体存储器也提出同样的要求。

用于半导体存储器的读出放大器虽有几种方式，但其中，锁存型读出放大器的备用时的电流消耗量是“0”，并有可将单元发生的微小电位差高速放大的优点。

但是，锁存型读出放大器，由于锁存电路内的触发器放大的电位差为几十mV，若没有足够裕度，就会使读出放大器误动作。

图4示出现有锁存型读出放大器电路之一例。锁存型读出放大器由将来自存储单元的数据高速放大到电源电压—接地间电平(Vcc-GND)，输出一对互补的信号的触发器1、在数据锁存时用于将触发器1与读总线RBT和RBB断开的传输门2、接受由触发器放大后的互补数据的下一级缓冲器3A以及输出放大后的存储单元的数据的输出电路14构成。

触发器1由两个反相器INV1和INV2相互反向地并列连接，即，使之构成闭环。将第2读出放大器触发信号SE2提供给两个反相器的电源端子。从而，当第2读出放大器触发信号SE2为低电平(L)时，触发器1全然不动作。而两个反相器的接地端子通过受第1读出放大器触发信号SE1控制的N沟道晶体管Q1与地GND相连接，第1读出放大器触发信号SE1变为低电平时，触发器1的两端节点SAT和SAB维持在Vcc电平。

触发器1的两端节点SAT和SAB分别通过传输门2的P沟道晶体管Q2和Q3，各自与读总线RBT和RBB相连接。将第2读出放大器触发信号SE2馈给这些P沟道晶体管Q2和Q3的栅极。从而，如上所述，当数据锁存时，第2读出放大器触发信号SE2成为高电平(H)，触发器1与读总线RBT和RBB断开。

下一级缓冲器3A和与其输出端连接的输出电路4的结构，例如特开平3-41820号公报和特开平4-10949号公报等所揭示的结构，是公知的。

例如，下一级缓冲器3A具有一对NOR(或非)电路NOR1和NOR2。两个NOR电路NOR1和NOR2的输入端之一接受第1读出放大器触发信号SE1的反转信号/SE1。一个NOR电路NOR1的另一输入端与触发器1的一个节点SAT相连接，另一个NOR电路NOR2另一输入端与触发器1另一个节点SAB相连接。

输出电路4具备在电源电压Vcc和地GND之间串联连接的P沟道晶体管Q4和N沟道晶体管Q5，P沟道晶体管Q4的栅极与其输入端与NOR电路NOR2的输出端连接的反相器INV4的输出端相连接，N沟道晶体管Q5的栅极与NOR电路NOR1的输出端相连接。而且，从P沟道晶体管Q4和N沟道晶体管Q5之间的节点输出读出放大器的输出(信号)SAOUT。

参照图2，选择读出对象的存储单元时，存储单元发生的微小电位差，通过图中未示的数字线、读出放大器与该数字线连接的读总线RBT、RBB、和传输门2，传送至读出放大器的内部，读出放大器内的触发器1的两端的节点SAT和节点SAB间也产生微小电压差。

这里，第1读出放大器触发信号SE1变为高电平时，由于与触发器的接地端子相连接的N沟道晶体管导通，节点SAT和节点SAB将来自单元的微小电位差ΔV放大，并下拉至大致中间电平。而且，因为节点SAT和节点SAB间放大而产生足够的电位差时，第2读出放大器触发信号SE2变为高电平(H)，将电源提供给触发器，节点SAT和节点SAB间的电位差被放大到电源电压—接地间电平(Vcc-GND)。再有，由于第1读出放大器触发信号SE1变为高电平(H)，触发了下一级缓冲器3A的NOR电路NOR1和NOR2，将节点SAT和节点SAB的信号传递至输出电路4，再将存储单元的数据输出至外部。

在上述的现有的锁存式读出放大器电路中，例如图4所示，以普通的NOR构成下一级缓冲器3A时，存在以下的问题。

图4中由圆圈圈起来所示的NOR电路，是构成各个NOR电路NOR1和NOR2的电路。图中所示的NOR电路，由2个P沟道晶体管Q6和Q7、2个N沟道晶体管Q8和Q9构成。2个P沟道晶体管Q6和Q7串联连接在电源电压Vcc和输出节点OUT之间，2个N沟道晶体管Q8和Q9并联连接在输出节点OUT与地GND之间。而且，P沟道晶体管Q6的栅极与N沟道晶体管Q8的栅极，对NOR电路NOR1来说，与触发器1的节点SAT相连接，对NOR电路NOR2来说，则与触发器1的节点SAB相连接。P沟道晶体管Q7的栅极和N沟道晶体管Q9的栅极与反相器的INV3的输出端相连接，接受第1读出放大器所发信号SE1的反相信号/SE1。

这里，在输入了节点SAT/节点SAB上的电位的NOR电路中，在设2个P沟道晶体管Q6和Q7间的节点为1T/1B，再设节点SAT和节点SAB上的电位为Vsat和Vsab，设节点1T和1B的电位为V1t和V1b时，在将节点SAT输入至栅极的P沟道晶体管中，产生了作为栅—源电位差Vgs的电位差(Vsat-V1t)，在节点SAB输入的P沟道晶体管中，同样产生电位差(Vsab-V1b)作为电位差Vgs。

其中，虽然在节点SAT和节点SAB间存在微小的电位差ΔV，与大体上为相同的电平相比，节点1T/1B的电位在前周期，读出放大器进行怎样的读·写动作是有差别的。

假定，在前周期，读出放大器输出端SAOUT输出高电平(H)的数据时，/SE1变为高电平(H)读出动作结束时，设P沟道晶体管的阈值Vt为Vtp时，NOR电路NOR2内的节点1B变为Vcc电位，另一方面，NOR电路NOR1内的节点1T变为Vtp的电位。而且，读出动作结束，节点SAT和节点SAB再次预充电至Vcc时，分别出现在(SAB-1B)间和(SAT-1T)间的耦合电容，即使栅极电压相同，由于源极电位1T/1B不同，也会产生差异。

在所说明的例子中，在(SAT-1B)间不常出现耦合电容，反之，在(SAB-1T)经常出现耦合电容。根据该耦合电容之差，在下次读出动作时，耦合电容受数据的作用，使得由节点SAT-节点SAB间原来具有的单元引起的电位差小下来。

具体来讲，考虑当SAOUT输出低电平(L)时，即在Vsat＜Vsab的条件下，将微小电位差ΔV放大的情况。

第1读出放大器触发信号SE1从低电平(L)变为高电平(H)，节点SAT和节点SAB间的微小电位差下降至原来所保持的Vcc/2时，对于节点SAB，所讨论的P沟道晶体管Q6的源1B的电位由于接近Vcc，所以P沟道晶体管Q6的栅源间不太容易出现耦合电容，起到使栅电压容易下降的作用。反之，在节点SAT的情况下，所讨论的P沟道晶体管Q6的源1T的电位接近地GND电位，P沟道晶体管Q6的栅—源间的耦合电容就大，节点SAT的下降速度多多少少有些变慢。

因此，按理应该是Vsat＜Vsab的电位，在节点SAT/节点SAB下降至Vcc/2的中途翻转，即使如果不翻转，电位差也变小，出现了不再变为正确锁存的问题。

再有，在由一对NAND(与非)电路构成下一级缓冲器3A的情况下，会同样出现上述问题。

本发明以读出放大器的动作裕度作为要解决的问题，如特开昭62-275394号公报和特开平10-11973号公报等所揭示的。但是，特开昭62-275394号公报所针对的是与上述问题不同的原因，并未能解决上述问题。还有，特开平10-11973号公报，虽然解决了以位线的寄生电容为原因的问题，同样也未能解决上述问题。

发明内容

因此，本发明为解决上述问题，提出增大了动作裕度的锁存式读出放大器电路。

依照本发明的一个方面，提供了一种读出放大器电路，在半导体存储器件中，检测出存储单元中所出现的微小电位差，该电位差被读出放大器电路内的触发器放大到电源电压-接地间电平的锁存型读出放大器，其特征在于，

接受该触发器的输出的一对互补的信号的下一级缓冲器由两个逻辑电路构成，所述两个逻辑电路构成为或非电路，在所述两个逻辑电路的每个电路中至少串联连接两个晶体管的情况中，接近向晶体管提供载流子的载流子源的晶体管为所述两个逻辑电路共用，

构成所述下一级缓冲器的所述两个逻辑电路中的一个或非电路具有：源极与电源电压相连接的第一P沟道晶体管、源极与所述第一P沟道晶体管的漏极相连接的第二P沟道晶体管、并联连接在所述第二P沟道晶体管的漏极和地之间的第一和第二N沟道晶体管，所述第二P沟道晶体管的栅极与所述第一N沟道晶体管的栅极这样连接，使得所述触发器接受所述一对互补的信号中的一个信号，所述第一P沟道晶体管的栅极与所述第二N沟道晶体管的栅极这样连接，使之接受读出放大器触发信号，所述P沟道晶体管的漏极与所述第一和第二N沟道晶体管的漏极的接点成为所述一个或非电路的输出端，

构成所述下一级缓冲器的两个逻辑电路的另一个或非电路具有：源极与所述第一P沟道晶体管的漏极相连接的第三P沟道晶体管、并联连接在所述P沟道晶体管的漏极与地之间的第三和第四N沟道晶体管，所述第三P沟道晶体管的栅极与所述第三N沟道晶体管的栅极这样连接，使得所述触发器接受所述一对互补的信号中的一个信号，所述第四N沟道晶体管的栅极这样连接，使之接受所述读出放大器触发信号，所述第三P沟道晶体管的漏极与所述第三和第四N沟道晶体管的漏极的接点作为所述另一个或非电路的输出端，

所述第一P沟道晶体管为两个或非电路共用。

根据本发明的另一个方面，提供了一种读出放大器电路，在半导体存储器件中，检测出存储单元中所出现的微小电位差，该电位差被读出放大器电路内的触发器放大到电源电压-接地间电平的锁存型读出放大器，其特征在于，

接受该触发器的输出的一对互补的信号的下一级缓冲器由两个逻辑电路构成，所述两个逻辑电路构成为与非电路，在所述两个逻辑电路的每个电路中至少串联连接两个晶体管的情况中，接近向晶体管提供载流子的载流子源的晶体管为所述两个逻辑电路共用，

所述构成下一级缓冲器的两个逻辑电路中的一个与非电路具有：源极与地相连接的第一N沟道晶体管、源极与所述第一N沟道晶体管的漏极相连接的第二N沟道晶体管、并联连接在所述第二N沟道晶体管的漏极和电源电压之间的第一和第二P沟道晶体管，所述第二N沟道晶体管的栅极与所述第一P沟道晶体管的栅极这样连接，使得所述触发器接受所述一对互补的信号中的一个信号，所述第一N沟道晶体管的栅极与所述第二P沟道晶体管的栅极这样连接，使之接受读出放大器触发信号，所述N沟道晶体管的漏极与所述第一和第二P沟道晶体管的漏极的接点作为所述一个与非电路的输出端，

构成所述下一级缓冲器的两个逻辑电路的另一个与非电路具有：源极与所述第一N沟道晶体管的漏极相连接的第三N沟道晶体管、并联连接在所述第三N沟道晶体管的漏极与高电压侧电源电压之间的第三和第四P沟道晶体管，所述第三N沟道晶体管的栅极与所述第三P沟道晶体管的栅极这样连接，使得所述触发器接受所述一对互补的信号中的另一个信号，所述第四P沟道晶体管的栅极这样连接，使之接受所述读出放大器触发信号，所述第三N沟道晶体管的漏极与所述第三和第四P沟道晶体管的漏极的接点作为所述另一个与非电路的输出端，

所述第一N沟道晶体管为两个与非电路共用。

本发明在接受由触发器部分输出的一对互补信号的下一级缓冲器的两个逻辑电路的每个电路中串联连接的至少两个晶体管当中，接近向晶体管供给载流子的载流子源的晶体管为所述两个逻辑电路共用，因而，当逻辑电路未被触发时，接受触发器输出的晶体管的源极电位相等，其结果，接受触发器输出的晶体管的栅-源电容，在两个逻辑电路相等。从而，去掉了耦合噪声之差，而可以增大锁存式读出放大器电路的动作裕度。

附图说明

图1是根据本发明的锁存式读出放大器电路的第一实施方案的电路图；

图2是图解图1所示的锁存式读出放大器电路的动作的波形图；

图3是图1所示的锁存式读出放大器电路的下一级缓冲器的变形例的电路图；以及

图4是现有的锁存式读出放大器电路的电路图。

具体实施方式

下面，参照附图来说明本发明的实施例。图1是显示根据本发明的锁存式读出放大器电路的第一实施方案图。对与图4的构成部件共用的构成部件，使用同一标号，原则上略去其说明。

如图1所示，图中的锁存式读出放大器电路，与图4的现有例相同，由将来自存储器单元的数据高速放大至电源电压-接地间电平(Vcc-GND)，从而输出一对互补的信号的触发器1、在数据锁存时用于将触发器1与读总线RBT和RBB断开的传输门2、接受由触发器放大后的互补数据的下一级缓冲器3、以及输出放大后的存储器单元的数据的输出电路4构成。

除下一级缓冲器3外，其余的构成与图4的现有例的构成相同，从而省略其详细说明。下一级缓冲器3虽与图4的现有例的下一级缓冲器3A同样由两个NOR电路构成，但两个NOR电路的一部分被共用。

也就是，在下一级缓冲器3中，共用于两个NOR电路的P沟道晶体管Q11的源极连接至电源电压的高电压侧Vcc，其漏极与P沟道晶体管Q12的源极相连接。而且，在P沟道晶体管Q12的漏极与地GND之间并联连接N沟道晶体管Q13和Q14。将P沟道晶体管Q12的栅极和N沟道晶体管Q13的栅极连接至触发器1的节点SAB，将P沟道晶体管Q11的栅极和N沟道晶体管Q14的栅极连接至反相器INV3的输出端，接受第一读出放大器触发信号的反相信号/SE1。这样，由P沟道晶体管Q11、Q12和N沟道晶体管Q13、Q14构成一个NOR电路，由P沟道晶体管Q12的漏极和N沟道晶体管Q13和Q14的漏极的连接点作为输出端。

再有，在P沟道晶体管Q11的漏极上连接有P沟道晶体管Q15，在该P沟道晶体管Q15的漏极和GND之间并联连接有两个N沟道晶体管Q16和Q17。将P沟道晶体管Q15的栅极和N沟道晶体管Q16的栅极连接至触发器1的节点SAT，将N沟道晶体管Q17的栅极连接至反相器INV3的输出端，接受第一读出放大器触发信号的反相信号/SE1。这样，由P沟道晶体管Q11、Q15和N沟道晶体管Q16、Q17构成一个NOR电路，由P沟道晶体管Q15的漏极和N沟道晶体管Q16和Q17的漏极的连接点作为输出端。

从而，P沟道晶体管Q11为两个NOR电路共用。换言之，在构成锁存型读出放大器的部件当中，下一级缓冲器由两个NOR电路构成，可是这种串联连接的P沟道晶体管当中接近电源侧的那一个，即，对于P沟道晶体管来说，接近供给载流子的载流子源一侧的那个P沟道晶体管为两个NOR电路共用。

其次，用图2的波形来说明图1所示的本发明的锁存型读出放大器的动作。

一旦选中读出对象的存储器单元，存储器单元所产生的微小电位差，通过图中未示的数字线、将该数字线和读出放大器相连接的读总线RBT和RBB、以及传输门2，传送至读出放大器内部，读出放大器内的触发器1的两端的节点SAT和节点SAB间也产生微小的电位差ΔV。

其中，当第一读出放大器触发信号SE1变为高电平(H)时，连接在触发器接地端子上的N沟道晶体管Q1导通，因而，节点SAT和节点SAB一边扩大了来自单元的微小电位差，一边下拉至大致中间电平。而且，由于在节点SAT和节点SAB之间的放大，而产生足够的电位差时，通过使第二读出放大器触发信号SE2变为高电平，而将电源提供给触发器，节点SAT和节点SAB之间的电位差将被放大到电源电压-接地间电平(Vcc-GND)。再有，由于第一读出放大器触发信号SE1变为高电平，而触发了下一级缓冲器3的两个NOR电路，节点SAT和节点SAB的信号传递至输出电路4，将存储单元的数据输出至外部。

关于上述的动作，在前周期，读出放大器输出SAOUT不管输出高电平(H)的数据，还是输出低电平(L)的数据，/SE1都变成高电平，而结束读出动作时，P沟道晶体管Q11的漏极，即一个NOR电路的P沟道晶体管Q12的源极和另一个NOR电路的P沟道晶体管Q15的源极都变为Vcc的电位。而且，结束读出动作，节点SAT和节点SAB再次预充电至Vcc时，分别出现在P沟道晶体管Q12的(SAB-1B)间和P沟道晶体管Q15的(SAT-1T)间的耦合电容，即使栅极电压相同，由于源极电位相同，也不会有差异。

从而，例如设想与现有例所说明的情况相同的情况，使SAOUT输出低电平(L)的数据时，即Vsat(Vsab)的条件下，放大微小电位差ΔV时，第一读出放大器触发信号SE1从低电平(L)变为高电平(H)，节点SAT和节点SAB间的微小电位差下降至原来所保持的1/2Vcc时，节点SAB接近P沟道晶体管Q12的源极的电位Vcc，所以P沟道晶体管Q12的栅-源间不太容易出现耦合电容，起到使栅电压容易下降的作用。同样，在节点SAT的情况下，P沟道晶体管Q15的源极的电位接近Vcc电位，因而P沟道晶体管Q15的栅-源间不太容易出现耦合电容，起到使栅电压容易下降的作用。因而，节点SAB的下降速度和节点SAT的下降速度实际上变为相同。

因此，不会产生象下面这样在现有技术中发生的问题，即，按理应该是Vsat＜Vsab的电位在节点SAT/节点SAB下降至Vcc/2的中途翻转，即使不翻转，电位差也变小，从而不能正确锁存。

在下一级缓冲器3由NAND电路构成的场合，下一级缓冲器3的构成如图3所示。

也就是，被两个NAND电路共用的N沟道晶体管Q21的源极与地GND相连接，在其漏极上连接有N沟道晶体管Q22的源极。而且，在N沟道晶体管Q22的漏极和电源电压的高电压端Vcc之间，并联连接着P沟道晶体管Q23和Q24。N沟道晶体管Q22的栅极和P沟道晶体管Q23的栅极与触发器1的节点SAB相连接，N沟道晶体管Q21的栅极和P沟道晶体管Q24的栅极接受第一读出放大器触发信号的反相信号/SE1。这样，由N沟道晶体管Q21、Q22和P沟道晶体管Q23、Q24构成了一个NAND电路，由N沟道晶体管Q22的漏极和P沟道晶体管Q23、Q24的漏极的连接点作为输出端。

还有，在N沟道晶体管Q21的漏极上连接着N沟道晶体管Q25的源极，该N沟道晶体管Q25的漏极与电源电压的高压端Vcc之间并联连接两个P沟道晶体管Q26、Q27。N沟道晶体管Q25的栅极和P沟道晶体管Q26的栅极与触发器1的节点SAT相连接，P沟道晶体管Q27的栅极接受第一读出放大器触发信号的反相信号/SE1。这样，由N沟道晶体管Q21、Q25和P沟道晶体管Q26、Q27构成了一个NAND电路，由N沟道晶体管Q25的漏极和P沟道晶体管Q26、Q27的漏极的连接点作为输出端。

从而，N沟道晶体管Q21为两个NAND电路共用。

在此变形例中，因N沟道晶体管Q22的源极电位和N沟道晶体管Q25的源极电位可以相同，N沟道晶体管Q22与N沟道晶体管Q25栅-源间的耦合电容也变为相同，在读出动作中，节点SAB的变化速度与节点SAT的变化速度实际上变为相同。

关于该变形例，在构成锁存型读出放大器的部件当中，下一级缓冲器由两个NAND电路构成，且在该串联连接的N沟道晶体管Q当中接近接地侧的那一个晶体管，即接近对N沟道晶体管提供载流子的载流子供给源一侧的N沟道晶体管为两个NAND电路所共用。

关于本发明，在由NOR或NAND构成的下一级缓冲器中，由于在串联连接的晶体管当中，把接近载流子供给源一侧的晶体管作为共用晶体管，因而没有由与触发器有互补关系的一对节点SAT、SAB相连接的晶体管所产生的栅-源间的重合电容T/B差，增大了读出放大器的锁存裕度。

Claims

1.一种读出放大器电路，在半导体存储器件中，检测出存储单元中所出现的微小电位差，该电位差被读出放大器电路内的触发器放大到电源电压-接地间电平的锁存型读出放大器，其特征在于，

所述第一P沟道晶体管为两个或非电路共用。

2.根据权利要求1所述的读出放大器电路，其特征在于，所述触发器电路的一对互补的节点，通过将读出放大器与该数字线相连接的一对读总线和传输门，连接到半导体存储器件的一对互补数字线上。

3.根据权利要求2所述的读出放大器电路，其特征在于，所述触发器电路是将两个反相器相互反向并联连接而构成的，两个反相器的接地端子一侧，通过受第一读出放大器触发信号控制的N沟道晶体管，与地相连接，将第二读出放大器触发信号提供给两个反相器的电源端子，当所述第二读出放大器触发信号为低电平时，所述触发器全然不动作，若所述第一读出放大器触发信号变为低电平时，所述触发器的两端的节点维持电源电压。

4.根据权利要求3所述的读出放大器电路，其特征在于，将所述读出放大器触发信号的反相信号，作为所述读出放大器触发信号提供给所述下一级缓冲器。

5.一种读出放大器电路，在半导体存储器件中，检测出存储单元中所出现的微小电位差，该电位差被读出放大器电路内的触发器放大到电源电压-接地间电平的锁存型读出放大器，其特征在于，

所述第一N沟道晶体管为两个与非电路共用。

6.根据权利要求5所述的读出放大器电路，其特征在于，所述触发器电路的一对互补的节点，通过将读出放大器与该数字线相连接的一对读总线和传输门，连接到半导体存储器件的一对互补数字线上。

7.根据权利要求6所述的读出放大器电路，其特征在于，所述触发器电路是将两个反相器相互反向并联连接而构成的，两个反相器的接地端子一侧，通过受第一读出放大器触发信号控制的N沟道晶体管，与地相连接，将第二读出放大器触发信号提供给两个反相器的电源端子，当所述第二读出放大器触发信号为低电平时，所述触发器全然不动作，若所述第一读出放大器触发信号变为低电平时，所述触发器的两端的节点维持电源电压。

8.根据权利要求7所述的读出放大器电路，其特征在于，将所述读出放大器触发信号的反相信号，作为所述读出放大器触发信号提供给所述下一级缓冲器。