TW434549B - Read-out amplifier circuit - Google Patents

Description

_Jl|4549^ ‘ 五、發明說明（1) 【發明所屬技術領.域】 本發明係有關於在半導體記憶體使用之讀出放大器， 特別係有關於閂鎖型讀出放大器。 【習知技術】 近年來，半導體裝置邁向高速化、低耗電力化，在半 導體記憶體也要求相同之事項。 在半導體記憶體使用之讀出放大器有幾種方式，其中 問鎖型讀出放大器在準備時之耗電流量係0，還有可高迷 放大單元發生之微小電位差之優點β 可是，在閂鎖型讀出放大器，因閂鎖電路内之正反器 放大之電位差係數十mV，邊限不充分時讀出放大器就發生 誤動作。 圖4係表示習知之閂鎖型讀出放大器電路之一例β問 鎖型讀出放大器由將來自記憶體單元之資料高速放大至電 源電壓一接地間位準（V c c — G N D)為止後輸出一對互補性信 號之正反器1、在資料閂鎖時用以自讀匯流排RBT及RBB分 開正反器1之傳輸閘2、接受利用正反器放大後之互補資料 之下一段缓衝器3Α以及輸出放大後之記憶體單元之資料之 •輸出電路4構成。 正反器1由2個反相器INV1及INV2彼此反向地並聯，即 如構成閉環般構成。而’向2個反相器之電源端子供給第2 讀出放大器活化信號SE2。因此，在第2讀出放大器活化信 號SE2為低位準（L)之情況，正反器1完全不動作。又，兩 個反相器之接地端子侧經由第1讀出放大器活化信號SE1控

第4頁 Q殲 五、發明說明（2) 制之N通道電晶體Q1和接地GND連接β若該第J讀出放大器 活化信號SE1係低位準（L)，該正反器之兩端之節點SAT及 SAB保持在Vcc位準。 正反器1之兩端之節點SAT及SAB各自經由傳輸閘2之？ 通道電晶體Q2及Q3各自和讀匯流排RBT及RBB連接。而，對 那些Ρ通道電晶體Q2及Q3之閘極施加.第2讀出放大器活化信 號SE2。因此，如上述所示.，在資料閂鎖時若第2讀出放大 器活化信號SE2變成高位準（Η)，自讀匯流排RgT及尽ΒΒ分開 正反器1。 ' 下一段緩衝器3Α和與其輸出連接之輸出電路4之構造 例如公開於如特開平3-41 820號公報及如特開平4-109494 號公報等，係周知之構造。 例如，下一段缓衝器3Α具備一對NOR電路NOR1及 N0R2。兩NOR電路N0R1及N0R2之一方之輸入和接受第;[讀出 放大器活化信號SE1之反相器INV3之輸出連接，接受第1讀 出放大器活化信號之反轉信號/SE1。一方之NOR電路nori 之另一方之輸入和正反器1之一方之節點SAT連接，另一方 之NOR電路N0R 2之另一方之輸入和正反器1之另一方之節點 SAB連接。 輸出電路4具備在電源電壓Vcc和接地GND之間串聯之ρ 通道電晶體Q4和N通道電晶體Q5 ’ p通道電晶體Q4之閘極和 輸入與N0R電路N0R2之輸出連接之反相器INV4之輸出連 接，N通道電晶體Q5之閘極和N0R電路N0R1之輪出連接。 而，自P通道電晶體Q4和N通道電晶體Q5之間之連接節點輸

第5頁 434S49缝. 五、發明說明（3) 輸出讀出放大器輸出SAOUT。 若參照圖2說明，選擇讀出對象之記憶體單元後，記. 憶體單元之令發生之微小電位差經由圖上未示之數位線和 連接該數位線與讀出放大器之讀匯流排RBT、RBB以及傳輸 閘2傳到讀出放大器内部，在讀出放大器内之正反器Γ之兩 端之節點SAT和f點SAB之間也發生微小電位差。 在此，第1讀出放大器活化信號SE1變成高位準（H) 時，因和正反器之接地端子連接之N通道電晶體導通，節. 點SAT及節點SAB在將來自單元之微小電位差AV放大下， 降至約中間位準為止。然後，當在節點SAT和節點SAB之間 h 發生了足以放大之電位差時，因第2讀出放大器活化信號 " SE2變成高位準（H)，供給正反器電源，節點SAT和節點SAB 之間之電位差放大至電源電壓一接地間位準（Vcc —GND)為 止。此外’因第1讀出放大器活化信號SE1變成高位準 (H) ’下一段缓衝器3A之2個NOR電路N0R1及NOR活化，節點 SAT及節點SAB之信號傳給輸出電路4 ’向外部輸出記憶體 單元之資料。 【發明所欲解決之課題】 在上述之習知之閂鎖型讀出放大器電路，例如如圖4 所示用一般之M0R構成下一段緩衝器3A時，發生如下之問 題。. 、 在圖4圓圈包圍標示之NOR電路係構成各NOR電路n〇ri 及N0R2的。圖示之NOR電路由2個P通道電晶體⑽及”和2個 N通道電晶體Q8及Q9構成。2個P通道電晶體Q6及Q7串聯於

第6頁 五、發明說明（4) 電源電壓Vcc和輸出節點OUT之間，2個N通道電晶體Q8及Q9 並聯於輸出節點OUT和接地GND之間。而，P通道電晶體Q6 之閘極和N通道電晶體Q8之閘極，在NOR電路⑽以之情況， 和正反器1之節點SAT連接，在NOR電路N0R2之情況，和正 反器1之節點SAB連接。P通道電晶體Q7之閘極通道電晶 體Q9之閘極和反相器INV3之輪出連接，接受第1讀出放大 器活化信號之反轉信號/SE1。 在此’將在輸入節點SAT/SAB上之電位之NOR電路所串 聯之2個P通道電晶體Q6及Q7之間之節點設為1T/1B，還將 節.點SAT及郎點SAB上之電位設為Vsat及Vsab，將節點1T及 1B之電位設為VI t及Vlb之情況，在自節點SAT輪入閘極之p. 通道電SB體發生作為閘極一源極之電位差V g S之電位差 (Vsat —Vlt) ’又在自節點SAB輸入之p通道電晶體—樣地 發生作為電位差Vgs之電位差（Vsab - Vlb)。 在此’在節點SAT和節點SAB之間存在微小電位差 △ V ’但是位準幾乎相同’而節點之電位因在前週期 讀出放大器進行何種讀寫動作而異。 假如在前週期讀出放大器之輸出SA〇UT輸出了高位準 (H)之資料之情況，/SE1變成高位準（η)，讀動作完了時， 若將P通道電晶體之臨限值Vt設為Vtp，N0R電路N〇R2内之〔 郎點1B變成Vcc之電位，而NOR電路n〇R1内之節點it變成 .

Vtp之電位。而，讀動作完了，節點SAT及節點SAB再預充 電至Vcc時，在（SAT—1T)間及（SAB — 1B)間各自發生之耦 合電容C ’即使閘極電壓相同也因源極之電位丨T/i b不同，

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第7頁 在3厶5厶9_ 五、發明說明（5) 發生差異。 在現在說明之例子，耦合電容在（SAT —1B)間不太發 生，反而在（SAB — 1T)間常發生。因該耦合電容之差，在 下一讀動作時耦合電容如依據資料使得由節點SAT —節點 SAB間本來具有之單元所引起之電位差變小般作用。 具體而言’ SAOUT要輸出低位準（L)之資料時，即係在 Vsat< Vsab之條件要放大微小電位差之情況。 第1讀出放大器活化信號SE1自低位準（L)變成高位準（Η)， 節點S A Τ及節點S A Β在保持其間之微小電位差下要降至 Vcc/2為止時，在節點SAB，因問題之p通道電晶體q6之源 極1B之電位接近Vcc ’ P通道電晶體q6之閘極—源極間之耦 合電容不太發生’如閘極電壓易下降般作用。反之，在節 點SAT之情況，P通道電晶體Q6之閘極一源極間之.厶 大，節點SAT下降之速度稍微變慢。 '之輛口電合 因而’發生了問題’本來應係Vsat< Vsab之電位，在 節點SAT/節點SAB降至Vcc/2為止之甲途反轉，咬者不至於 反轉也因電位差變小而無法正確地閃鎖β 此外’上述之問題’在用一對NAND電路構成了 了一段 '緩衝器3 Α之情況也一樣地發生。 以讀出放大器之動作邊限為問題之發日日 ,, <赞明，例如公開於 特開昭62-275394號公報及如特開平l〇~nq7Qtlife、 11 y W諕公報等。 可是，特開昭62-275394號公報係處理和κ ^ ^ a 丄建之問題不同 之原因的，無法解決上述之問題。又，牯„ τ， 付開平lHiq7q袂

公報係要解決以數位線之寄生電容為原因夕π JU 思U之問題的’同樣 ------------ _ 五、發明說明（6) 地無法解決上述之問題 【用以解決課題之方式】 本發明係關於在在半導體記憶裝置偵測記憶體單元之 V發生之微小電位差後將該電位差放大至電源電壓一接地 間位準為止之閂鎖型讀出放大器’其特徵在於接受該正反 器輸出之一對互補性信號之下—段緩衝器由2個邏輯電路 構成’該2個邏輯電路都構成NOr電路或NAND電路，在該2 個邏輯電路各自串聯之至少2個電晶體之中靠近供給該電 晶體載子之載子供給源之電晶體設.為在該2個邏輯電路共 通。 、 依本發明，藉著在接受正反器部輸出之一對互補性信 號之下一段緩衝器之2個邏輯電路各自串聯之至少2個電晶 體之中靠近供給該電晶體載子之載子供給源之電晶體設為 在該2個邏輯電路共通，當邏輯電路不活化時，使接受正 反器之輸出之電晶體之源極電位相等，結果’使得接受正 反器之輸出之電晶體之閘極—源極電容在2個邏輯電路相 專。因此’使得消除耦合雜訊量之差，邛擴大閂鎖型讀出 放大器電路之動作邊限。 【本發明之實施例] 以下依照附加圖面說明本發明之實施例β圖1係表示 本發明之閂鎖型讀出放大器電路之第1實施例之電路圖。 此外’對於和圖4之構成要素共同之構成要素賦與相同之

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第9頁 五、發明說明（7) 符號，原則上省略說明。 ' 如圖1所示’圖示之閂鎖型讀出放大器電路和圖4之習 知例一樣，由將來自記憶體單元之資料高速放大至電源電 壓一接地間位準（Vcc —GND)為止後輸出一對互補性信號之 正反器1、在資料閃鎖時用以自讀匯流排RBT及RBB分開正 反器1之傳輸閘2、接受利用正反器放大後之互補資料之下 一段緩衝器3以及輸出放大後之記憶體單元之資料之輸出 電路4構成》 因除了下一段缓衝器3以外之構造和圖4之習知例一 樣’省略說明。下一段緩衝器3和圖4之習知例之下一段缓 衝器3A—樣由2個NOR電路構成，但是2個MOR電路之一部分 k共通化》 即’在下一段缓衝器3，在2個NOR電路共通之P通道電 晶體Ql 1之源極和高電壓侧電源電壓Vcc連接，其汲極和P 通道電晶體Q12之源極連接。而，在P通道電晶體Q12之汲 極和接地GND之間益聯2個N通道電晶體Q13及Q14。P通道電 晶體Q12之閘極和N通道電晶體Q13之閘極與正反器1之節點 SAB連接，P通道電晶體Q11之閘極和N通道電晶體Q14之,閘 '極與反相器INV3之輸出連接，接受第Γ讀出放大器活化信 號之反轉信號/SE1。照這樣，利用P通道電晶體QU及Q12 和N通道電晶體Q1 3及Q1 4構成1個NOR電路，P通道電晶體 Q1 2之汲極和N通道電晶體Q13及Q14之汲極之連接點成為輪 出。 此外，在P通道電晶體Q11之汲極連接P通道電晶體Q15

第10頁 五'發明說明（8) 之源極，在該P通道電晶體Q1 5之沒極和接地GND之間並聯2 個N通道電晶體Q16及Q17。P通道電晶體Q15之閘極和N通道 電晶體Q16之閘極與正反器1之節點SAT連接，N通道電晶體 Q17之閘極和反相器INV3之輸出連接，接受第1讀出放大器 活化信號之反轉信號/SE1。照這樣，利用P通道電晶體Q11 及Q15和N通道電晶體Q16及Q17構成1個NOR電路，p通道電 晶體Q15之汲極和N通道電晶體Q16及Q17之汲極之連接點成 為輸出。 因此，在2個NOR電路P通道電晶體Ql 1共通。換言之， 構成閂鎖型讀出放大器之要素之中.用2個NOR電路構成下一」) 段緩衝器，而且該串聯之P通道電晶體之中靠近電源側 的’即在2個NOR電路靠近供給P通道電晶體載子之載子供 給源之側之P通道電晶體共通。 其次依據圖2之波形說明圖1所示本發明之岡鎖型讀 出放大器之動作。 選擇讀出對象之記憶體單元後，記憶體單元之令發生 之微小電位差經由圖上未示之數位線和連接該數位線與讀 出放大器之讀匯流排RBT、RBB以及傳輸閘2傳到讀出放大 器内部，在讀出放大器内之正反器1之兩端之節點SA丁和節 點SAB之間也發生微小電位差。 在此，第1讀出放大器活化信號SE1變成高位準（H) 時，因和正反器之接地端子連接之N通道電晶體導通， 節點SAT及卽點SAB在將來自單元之微小電位差放大 f’-ί^^肩-中-間-位-準-為—止—。一然—後―二―_當_在_|點

第11頁 五、發明說明（9) — 之間發生了足以放大之電位差時’因第2讀出放大器活化 信號SE2變成高位準（H) ’供給正反器電源，節點SAT和節 點S A B之間之電位差放大至電源電壓—接地間位準（v c c — GND)為止。此外，因第1讀出放大器活化信號SEi變成高位 準（H) ’下一段緩衝器3之2個NOR電路活化，節點SAT及節 點S A B之信號傳給輸出電路4，向外部輸出記憶體單元之資 料。 〜 、 在以上之動作，不管在前循環讀出放大器之輸出 SA0UT輸出商位準（H)之資料’或是輸出低位準（[)之資 料’/SE1都變成高位準（H) ’讀動作完了時，p通道電晶體 Ql 1之汲極，即一方之NOR電路之Ρ通道電晶體Qi2之源極和 另一方之NOR電路之P通道電晶體Q1 5之源極都變成Vcc電 位。然後’讀動作終了，節點SAT、節點SAB再度被充電至 Vcc時，在P通道電晶體Q12之（SAT — 1B)間和P通道電晶體 Q15之（SAB-1T)間各自發生之耦合電容，因閘極電壓相同 源極電位也相同，無差。 '' 因，此’例如若設想和在習知例所說明之情況一樣之情 況，SA0UT要輸岀低位準（L)之資料時，即在Vsat<Vsab之 條件要放大微小電位差AV之情況，第i讀出放大器活化信 號SE1自低位準（L)變成高位準（H)，節點SAT及節點SAB在 γ) 保持其間之微小電位差下要降至1/2VCC為止時，在節點 SAB ’因Ρ通道電晶體Q12之源極電位接近Vcc，Ρ通道電晶 體Q1 2之閘極一源極間之耦合電容不太發生，如閘極電壓 易下降般動作。同樣地，在節點SAT之情沉，也因Ρ通道電

五、發明說明（ίο) 晶體Q15之源極電位接近vcc，p通道電晶體Q15之閘極〜游 極間之耦合電容不太發生，如閘極電壓易下降般動作。因 此，節點SAB之下降速度和節點SAT之下降速度實質上都相 同。 因而’不會發生本來應係Vsat <Vsab之電位，在節點 SAT/節點SAB降至Vcc/2為止之中途反轉，或者不至於反轉 也因電位差變小而無法正確地閂鎖之習知例之問題。 在用NAND電路構成下一段缓衝器3之情況，可如圖3所示構 成下一段緩衝器3。 即’在2個NAND電路共通之N通道電晶體Q21之源極和 接地GND連接’其汲極和N通道電晶體Q22之源極連接。 、 而，在N通道電晶體Q22之汲極和高電壓側電源電壓

Vcc之間並聯2個P通道電晶體Q23及Q24。N通道電晶體Q22 之閘極和P通道電晶體Q23之閘極與正反器1之節點SAB連 接，N通道電晶體Q21之閘極和P通道電晶體Q24之閘極接受 第1讀出放大器活化信號之反轉信號/SE1。.照這樣，利用N 通道電晶體Q21及Q22和P通道電晶體Q23及Q24構成1個NAND 電路，N通道電晶體Q22之汲極和P通道電晶體Q23及Q24之 汲極之連接點成為輸出。 此外，在N通道電晶體Q21之汲極連接N通道電晶體Q25 (γ) 之源極，在該Ν通道電晶體Q25之汲極和高電壓侧電源電壓

Vcc之間並聯2個Ρ通道電晶體Q26及Q27。Ν通道電晶體Q25 之閘極和P通道電晶體Q26之閘極與正反器1之節點SAT連 接，P通道電晶體Q27之閘極接受第1讀出放大器活化信號

第13頁 f 4 ， 五、發明說明（11) 之反轉信號/SE1。照這樣，利用N通道電晶體Q21及Q25和P 通道電晶體Q26及Q27構成1個NAND電路，N通道電晶體扣5 之汲極和P通道電晶體Q26及Q27之·汲極之連接點成為.輸 出。 因此，在2個ΝΑΝΟ電路N通道電晶體Q21共通。 在此變形例，也因可使Ν通道電晶體Q22之源極電位和 Ν通道電晶體Q25之源極電位相同，Ν通道電晶體Q22和Ν通 道電晶體Q 2 5之閘極一源極間之耦合電容就變成相同，在 讀出動作，節點SAB之變化速度和節點SAT之變化速度實質 上都相同。 ^ 在此變形例，構成閂鎖型讀出放大器電路之要素之中 之下一段缓衝器由2個NAND電路構成，而且該.串聯通道 電晶體之中靠近接地側之侧的’即在2個财肋電路靠近I 給N通道電晶體載子之載子供給源之側之N通道電晶體共 if. ° 八 【發明之效果】 在本發明，藉者將在由Ν〇β或WND電路構成之下一 -缓衝器戶斤串聯之電晶體之中靠近載子供給源之側一曰^ 設為共通，消除在和正反器之位於互補關係之 ：體 SAT、SAB連接之電晶體發生之閘極—源極間之】^ ‘六 T/B差，可放大讀出放大器之閂鎖邊限。 里®電谷之 【圖面之簡單說明】

F 4令觸在9屬. 五、發明說明（12) 圖1係表示本發明之閂鎖型讀出放大器電路之第1實施 例之電路圖。 圖2係表示圖1所示閂鎖型讀出放大器電路之動作之圖 解波形圖。 圖3係表示圖1所示閂鎖型讀出放大器電路之下一段缓 衝器之變形例之電.路圖。 圖4係表示習知之閂鎖型讀出放大器電路之電路圖。 '【符號說明】 1正反器 2傳輸閘 3下一段缓衝器 4輸出電路

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Claims (1)

1. 六、申請專利範圍 其為用以在半導體記憶裝 小電位差後將該電位差放 之閂鎖型讀出放大器； 1. 一種讀出放大器電路， 置偵測.記憶體單元之令發生之微 大至電源電壓一接地間位準為止 其特徵在於： 在士 f受該正反器輸出之一對互補性信號之下-段緩衝器 =由2個邏輯電路構成，該2個邏輯電路都構成n〇r電路或器 NA=電路，在該2個邏輯電路各自串聯之至少2個電晶體之 中靠近供給該電晶體載子之載子供給源之電晶體設為 2個邏輯電路共通。 ^ ^ 2.如申請專利範圍第1項之讀出放大器電路，其 中： 、 構成該下一段缓衝器之該2個邏輯電路之一方之N〇R電 路，括：源極和電源電壓連接之第丨p通道電晶體、源極和 該第1P通道電晶體之汲極連接之第2P通道電晶體、以及在 該第2P通道電晶體之汲極和接地之間並聯之第1及第2付通 道電晶體；該第2P通道電晶體之閘極和該第1N通道電晶體 之閘極如接受該正反器之該一對互補性信號般之一方般連 接；該第1P通道電晶體之閘極和該第2N通道電晶體之閉極 •連接而接受讀出放大器活化信號；該第2P通道電晶體之没 極和該第1及第2N通道電晶體之没極之連接點成為該一方 之NOR電路之輸出；. 構成該下一段缓衝器之該2個邏輯電路之另一方 電路包括：源極和第IP通道電晶體之汲極連接之第3Ρ通道 電晶體、在該第3P通道電晶體之没極和接地之間並聯之第

   第16頁 六、申請專利範圍 3及第4N通道電晶體；該第3P通道電晶體之閘極和該第3N 通道電晶體之閘極相連接而接受該正反器之該一對互補性 信號中的一方；該第4N通道電晶體之閘極被連接而接受讀 出放大器活化信號；該第3P通道電晶體之汲極和該第3及 第4N通道電晶體之没極之連接點成為該另一方之nor電路 之輸出；且 該第1P通道電晶體在2個NOR電路共通。 3. 如申請專利範圍第1項之讀出欢大器電路，其 中： ’、 構成該下一段緩衝器之該2個邏輯電路之一方之 電路包括：源極和接地連接之第通道電晶體、源極和該 第1N通道電晶體之汲極連接之第2N通道電晶體、以及在該 第2N通道電晶體之汲極和電源電壓之間並聯之第1及第2p 通道電晶體；該第2 N通道電晶體之閘極和該第丨p通道電晶 體之閘極相連接而接受該正反器之該一對互補性信號之一 方；該第1N通道電晶體之閘極和該第2P通道電晶體之閘極 相連接而接受讀出放大器活化信號；該第2N通道電晶體之 汲極和該第1及第2 P通道電晶體之汲極之連接點成為該一 •方之NAND電路之輸出； Λ 構成該下一段緩衝器之該2個邏輯電路之另一方之 NAND電路包括：源極和第1Ν通道電晶體之汲極連接之第3Ν 通道電晶體、在該第3Ν通道電晶體之汲極和電源電壓之間 並聯之第3及第4Ρ通道電晶體；該第3Ν通道電晶體之閉極 和該第3Ρ通道電晶體之閘極相連接而接受該正反器之該一

   第17頁 ^3454 9^i . ~-——--------------- 六、申請專利範圍 對互補性信號之另—方；讓第4P通道電晶體之閘極被連接 而接受讀出放大器活化信號；該第3N通道電晶體之汲極和 該第3及第4P通道電晶體之波極之連接點成為該另一方之 NAND電路之輸出；且 該第1N通道電晶體在2個N AND電路共通。 4· 如申請專利範圍第1至3項中任一項之讀出放大器 電路，其中： ° 該正反器電路之一對互補性節點在半導體記憶裝置之 ~對互補性數位線經由傳輸間和將該數位線與讀出放大器 連接之一對讀匯流排線連接。 5. 如申請專利範圍第4項之讀出.放大器電路， 中： 八 該正反器電路由2個反相器彼此反向並聯而成，兩個 反相器之接地端子侧經由第1讀出放大器活化信號控制之N 通道電晶體和接地GND連接，向2個反相器之電源°端子供給 第2讀出放大器活化信號，在該第2讀出放大器活化信號為 低位準（L)之情況’該正反器完全不動作，若該第1^出放 大器活化信號係低位準（L)，該正反器之兩端之 ° •在電源電歷》 ’八 0 6. 如申請專利範圍第5項之讀出放大器電路，其. 中： 將該第1讀出放大器活化信號之反轉信號作為該 放大器活化信號供給該下一段緩衝器。