JPH02302992A - 半導体メモリデコーダ回路 - Google Patents
半導体メモリデコーダ回路Info
- Publication number
- JPH02302992A JPH02302992A JP1123715A JP12371589A JPH02302992A JP H02302992 A JPH02302992 A JP H02302992A JP 1123715 A JP1123715 A JP 1123715A JP 12371589 A JP12371589 A JP 12371589A JP H02302992 A JPH02302992 A JP H02302992A
- Authority
- JP
- Japan
- Prior art keywords
- logic gates
- semiconductor memory
- signals
- memory cell
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 230000015654 memory Effects 0.000 claims description 22
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリデコーダ回路に関し、特にＣＭＯ
Ｓ型で構成された半導体メモリデコーダ回路に関する。
Ｓ型で構成された半導体メモリデコーダ回路に関する。
半導体メモリにおいては、メモリセルアレイの複数のメ
モリセル中がら１つのメモリセルを選択する為にメモリ
セル選択信号を発生ずるアドレスデコーダが必要である
。
モリセル中がら１つのメモリセルを選択する為にメモリ
セル選択信号を発生ずるアドレスデコーダが必要である
。
この半導体メモリデコーダ回路は、例えば第３図に示す
ように、ｎ（第３図ではｎ−４，）ヒツトのアドレス信
号ＡＯ〜Ａ３を受りる２゛個の論理ケート回路で構成で
きる。
ように、ｎ（第３図ではｎ−４，）ヒツトのアドレス信
号ＡＯ〜Ａ３を受りる２゛個の論理ケート回路で構成で
きる。
しかし、このように構成すると論理チー１〜力面積かｌ
ｌｉ、′ｊ大になってしまい、メモリセルアレイのワー
ド線間、またはビット線間のピッチに納Ｊ′、らなくな
ってしまうため、第４図に示すように、論理ゲートを分
割してデコーダを構成する。
ｌｉ、′ｊ大になってしまい、メモリセルアレイのワー
ド線間、またはビット線間のピッチに納Ｊ′、らなくな
ってしまうため、第４図に示すように、論理ゲートを分
割してデコーダを構成する。
第４図において、コは第１のデコーダ部であり、信号Ｐ
Ｄ Ｅ （ＰＲＥＩＩＥｃＯＤＥＲＥＮＡＢ］、Ｅ）
かイネーブルになると、入力アドレス信号のうちの数ヒ
ツト（第４図ではＡ、０．Ａｌの２ヒツト）をデコード
する。
Ｄ Ｅ （ＰＲＥＩＩＥｃＯＤＥＲＥＮＡＢ］、Ｅ）
かイネーブルになると、入力アドレス信号のうちの数ヒ
ツト（第４図ではＡ、０．Ａｌの２ヒツト）をデコード
する。
一方、第１のデコーダ部１によりテコ−１・されない入
力アドレス信号（Ａ２．Ａ、３）も第４図の２の第２の
デコーダ部でテコ−１・され、３の第３のデコード部で
これら第１及び第２のテコ−１−’部１．２の出力信号
の論理（第４図ではＮ ＯＲ）をとって最終的なテコ−
１へ出力としてメモリセル選択信号８１〜５１−６を出
力する。
力アドレス信号（Ａ２．Ａ、３）も第４図の２の第２の
デコーダ部でテコ−１・され、３の第３のデコード部で
これら第１及び第２のテコ−１−’部１．２の出力信号
の論理（第４図ではＮ ＯＲ）をとって最終的なテコ−
１へ出力としてメモリセル選択信号８１〜５１−６を出
力する。
半導体メモリのレイアウト設計は、一般に、第４図の第
３のデコード部３の各論理ケート３４をメモリセルアレ
イのワー１へ線またはヒツト線の各ビッヂに入れるよう
に設計する。
３のデコード部３の各論理ケート３４をメモリセルアレ
イのワー１へ線またはヒツト線の各ビッヂに入れるよう
に設計する。
第４図におけるメモリセル選択信号Ｓ１〜Ｓ４を出力す
る論理ケ−１−３／Ｉの部分をＭ ＯＳ ｌ” Ｅ Ｔ
レベルの回路ζ表わすと第５図のとおりとなる。
る論理ケ−１−３／Ｉの部分をＭ ＯＳ ｌ” Ｅ Ｔ
レベルの回路ζ表わすと第５図のとおりとなる。
第５図においては、第１のデコーダ部１の出力信号Ｄ
］、 ］かとの論理ケ−１−においても共に直列接続さ
れたＰチャネルのＭ ＯＳ Ｆ ＥＴのうちの電源端子
（電源電圧Ｖ ｃ ｃ ）側のＭ ＯＳ Ｆ Ｅ ＴＱ
５１に入力している。
］、 ］かとの論理ケ−１−においても共に直列接続さ
れたＰチャネルのＭ ＯＳ Ｆ ＥＴのうちの電源端子
（電源電圧Ｖ ｃ ｃ ）側のＭ ＯＳ Ｆ Ｅ ＴＱ
５１に入力している。
また、第１のデコーダ部１の出力信号Ｄ ］、 ］〜Ｄ
］、 ４を出力ノード側に、第２のデコーダ部２の出
力信号Ｄ２１を電源端子側に人力すれば、第６図のとお
りとなる。
］、 ４を出力ノード側に、第２のデコーダ部２の出
力信号Ｄ２１を電源端子側に人力すれば、第６図のとお
りとなる。
上述した従来の半導体メモリゾコータ回路は、１つのメ
モリセル選択信号（Ｓｌ−５１６）に対してそれぞれ独
立した１つの論理ゲー１〜３４をイ１する構成となって
いるのて、高密度集積化されたメモリセルアレイのワー
Ｆ ＰＬまたはヒラＩ・線の各ピットにこれら各論理ケ
−１・３２を納めるためには、各論理ゲー１〜３４のト
ランジスタサイズが小さくなり、従って電流駆動能力か
低下して動作速度が遅くなるという欠点かある。
モリセル選択信号（Ｓｌ−５１６）に対してそれぞれ独
立した１つの論理ゲー１〜３４をイ１する構成となって
いるのて、高密度集積化されたメモリセルアレイのワー
Ｆ ＰＬまたはヒラＩ・線の各ピットにこれら各論理ケ
−１・３２を納めるためには、各論理ゲー１〜３４のト
ランジスタサイズが小さくなり、従って電流駆動能力か
低下して動作速度が遅くなるという欠点かある。
本発明の目的は、動作速度を速くすることかできる半導
体メモリゾコータ回路を提供することにある。
体メモリゾコータ回路を提供することにある。
本発明の半導体メモリゾコータ回路は、複数ビットで構
成された入力アドレス信号を第１及び第２のアドレス信
号に分割し、これら第１及び第２のアドレス信号をそれ
ぞれテコ−１〜して複数の第１及び第２のデコード信号
として出力する第１及び第２のデコード部と、出力端か
らメモリセルアレイの所定のメモリセルを選択するため
の各メモリセル選択信号をそれぞれ対応して出力する複
数の論理ケートを備え、前記各第１のテコ−１’信号と
前記各第２のデコード信号とをそれぞれ、前記論理ケー
トの所定の複数個づつに共通入力し、前記入力アトレス
信号と対応する前記メモリセル選択信号を出力するＣＭ
Ｏ３型の第３のデコード部とを有する半導体メモリゾコ
ータ回路において、前記第１及び第２のテコ−１〜信号
の何れか一方の各デコード信号かそれぞれ共通入力され
る論理ケートの各組の所定の複数の論理ケートを、この
デコード信号が入力される各論理ゲートの所定の１〜ラ
ンジスタと対応する１つのトランジスタを備えｌ：共通
ケ−１・部と、これら各論理ケ−１・の前記所定のトラ
ンジスタを除く部分の個別ケ−１・部とにより形成した
構成を有している。
成された入力アドレス信号を第１及び第２のアドレス信
号に分割し、これら第１及び第２のアドレス信号をそれ
ぞれテコ−１〜して複数の第１及び第２のデコード信号
として出力する第１及び第２のデコード部と、出力端か
らメモリセルアレイの所定のメモリセルを選択するため
の各メモリセル選択信号をそれぞれ対応して出力する複
数の論理ケートを備え、前記各第１のテコ−１’信号と
前記各第２のデコード信号とをそれぞれ、前記論理ケー
トの所定の複数個づつに共通入力し、前記入力アトレス
信号と対応する前記メモリセル選択信号を出力するＣＭ
Ｏ３型の第３のデコード部とを有する半導体メモリゾコ
ータ回路において、前記第１及び第２のテコ−１〜信号
の何れか一方の各デコード信号かそれぞれ共通入力され
る論理ケートの各組の所定の複数の論理ケートを、この
デコード信号が入力される各論理ゲートの所定の１〜ラ
ンジスタと対応する１つのトランジスタを備えｌ：共通
ケ−１・部と、これら各論理ケ−１・の前記所定のトラ
ンジスタを除く部分の個別ケ−１・部とにより形成した
構成を有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例か第５図に示された従来の半導体メモリゾコ
ータ回路を相違する点は、従来の半導体メモリゾコータ
回路の第１のデコー１へ部１からの各第１のデコード信
号Ｄ １．１〜１）１４かそれぞれ共通入力される論理
ケ−１・の各組（第５図においては３４Ａ〜３４．０の
１絹のみ表示）の論理ゲート（３４Ａ〜３４ｒ、）に対
し、この実施例の各州の論理ゲートは、第１のデコード
信号（Ｄｌｌ）が入力される各論理ゲート（３４Ａ〜３
’１．ｌ））の共に直列接続された■〕ヂャネルのＭ
ＯＳ Ｆ １５ ′Ｆのうちの電源端子（Ｖｃｃ）側の
ＰチャネルのＭＯ３ＦＥＴＱ３．と対応する１つのト）
チャネルのＭＯＳＦ Ｅ Ｔ Ｑ ＋を備えた共通ター
１〜部３１と、これら各論理ゲート（３４Ａ〜３４Ｄ）
のＭ ＯＳ ＦＤ： ”ＰＱ、１を除く部分の個別ゲー
ト部（３２Ａ〜３２ｏ）とにより形成されている点にあ
り、例えば従来の論理ゲート３４ Ａ〜３４４．と対応
するこの実施例の論理ケート３３Ａ〜３３０はそれぞれ
、共通ゲート部３１と個別ゲート部３２Ａ、３］と３２
Ｂ、３１と３２ｃ、３１と３２Ｄとにより形成され、１
つの共通ゲート部３１を４つの論理ゲー）〜３３Ａ〜３
３Ｄで共用している点にある。
ータ回路を相違する点は、従来の半導体メモリゾコータ
回路の第１のデコー１へ部１からの各第１のデコード信
号Ｄ １．１〜１）１４かそれぞれ共通入力される論理
ケ−１・の各組（第５図においては３４Ａ〜３４．０の
１絹のみ表示）の論理ゲート（３４Ａ〜３４ｒ、）に対
し、この実施例の各州の論理ゲートは、第１のデコード
信号（Ｄｌｌ）が入力される各論理ゲート（３４Ａ〜３
’１．ｌ））の共に直列接続された■〕ヂャネルのＭ
ＯＳ Ｆ １５ ′Ｆのうちの電源端子（Ｖｃｃ）側の
ＰチャネルのＭＯ３ＦＥＴＱ３．と対応する１つのト）
チャネルのＭＯＳＦ Ｅ Ｔ Ｑ ＋を備えた共通ター
１〜部３１と、これら各論理ゲート（３４Ａ〜３４Ｄ）
のＭ ＯＳ ＦＤ： ”ＰＱ、１を除く部分の個別ゲー
ト部（３２Ａ〜３２ｏ）とにより形成されている点にあ
り、例えば従来の論理ゲート３４ Ａ〜３４４．と対応
するこの実施例の論理ケート３３Ａ〜３３０はそれぞれ
、共通ゲート部３１と個別ゲート部３２Ａ、３］と３２
Ｂ、３１と３２ｃ、３１と３２Ｄとにより形成され、１
つの共通ゲート部３１を４つの論理ゲー）〜３３Ａ〜３
３Ｄで共用している点にある。
次に、この実施例の動作について説明する。
この半導体メモリデコーダ回路においては、メモリセル
選択信号Ｓ１〜Ｓ１６のうちのいずれか１つだけが高レ
ベル、残りは全て低レベルになるので、第１図における
メモリセル選択信号Ｓ１〜Ｓ４は全てが低レベルの場合
と１つだけが高レベルの場合が存在する。
選択信号Ｓ１〜Ｓ１６のうちのいずれか１つだけが高レ
ベル、残りは全て低レベルになるので、第１図における
メモリセル選択信号Ｓ１〜Ｓ４は全てが低レベルの場合
と１つだけが高レベルの場合が存在する。
第１のデコード信号Ｄｌｌが高レベルの時には、Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ １がオフし、ＭＯ３ＦＥＴＱ２が
それぞれオンするため、メモリセル選択信号Ｓ１〜Ｓ４
は全て低レベルとなる。
Ｓ Ｆ Ｅ Ｔ Ｑ １がオフし、ＭＯ３ＦＥＴＱ２が
それぞれオンするため、メモリセル選択信号Ｓ１〜Ｓ４
は全て低レベルとなる。
デコード信号Ｄｌｌが低レベルの時には、ＭＯＳ Ｆ
Ｅ Ｔ Ｑ １がオンし、節点Ｎ１を充電する。
Ｅ Ｔ Ｑ １がオンし、節点Ｎ１を充電する。
また、第２のデコード信号Ｄ２１〜Ｄ２４のうちのいず
れか１つのみ必ず低レベルとなるので、Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｑ ２のうちいずれか１つがオンし、節点Ｎ１
から出力端へ電流を流す。
れか１つのみ必ず低レベルとなるので、Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｑ ２のうちいずれか１つがオンし、節点Ｎ１
から出力端へ電流を流す。
また、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ２のうちの残りの３
つはオフしているため、節点Ｎ１の電荷がこれらの出力
端へ流れることはない。
つはオフしているため、節点Ｎ１の電荷がこれらの出力
端へ流れることはない。
即ち、この実施例の実質的な動作は、第５区の回路と同
等となる。
等となる。
このように、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １を４つの論
理ゲート３３Ａ〜３３Ｄで共有することによってＭ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ １はＭＯ３ＦＥＴＱ５＋のほぼ４
倍の面積をしめることかでき、それに伴って電流駆動能
力も増加し、従来例に比べて同一面積て電流駆動能力の
大きい半導体メモリゾコータ回路を得ることができる。
理ゲート３３Ａ〜３３Ｄで共有することによってＭ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ １はＭＯ３ＦＥＴＱ５＋のほぼ４
倍の面積をしめることかでき、それに伴って電流駆動能
力も増加し、従来例に比べて同一面積て電流駆動能力の
大きい半導体メモリゾコータ回路を得ることができる。
第２図は本発明の第２の実施例を示す回路図である。
この実施例は、デコード信号（Ｄ１１〜Ｄ１４゜Ｄ２１
〜Ｄ２４）の共通入力の組の構成を第１の実施例とは異
なる構成としたもので第６図の回路と対応する。また共
通グー１〜部を第１の実施例のように４つの論理ゲート
で共用しないて、２つづつの論理ケ−１へでそれぞれ共
用するようにし５節点Ｎ、、Ｎ３の寄生容量かあまり大
きくならないようにしている。
〜Ｄ２４）の共通入力の組の構成を第１の実施例とは異
なる構成としたもので第６図の回路と対応する。また共
通グー１〜部を第１の実施例のように４つの論理ゲート
で共用しないて、２つづつの論理ケ−１へでそれぞれ共
用するようにし５節点Ｎ、、Ｎ３の寄生容量かあまり大
きくならないようにしている。
これら実施例においては、第３のデコード部３．３Ａ〜
３ｏの各論理ゲートがＮＯＲゲート構成の場合について
説明したが、ＮＡＮＤゲート構成であっても、直列接続
されたＮチャネルのＭＯＳＦＥＴのうちの接地側のＭＯ
ＳＦＥＴを共用することにより、同様に本発明を適用す
ることができる。
３ｏの各論理ゲートがＮＯＲゲート構成の場合について
説明したが、ＮＡＮＤゲート構成であっても、直列接続
されたＮチャネルのＭＯＳＦＥＴのうちの接地側のＭＯ
ＳＦＥＴを共用することにより、同様に本発明を適用す
ることができる。
以上説明したように本発明は、デコード信号が共通入力
される組の複数の論理ゲートの所定のトランジスタが１
つのトランジスタで互いに共用される構成とすることに
より、従来と同一の面積でトランジスタの電流駆動能力
を上げることができるので、動作速度を速くすることが
できる効果がある。
される組の複数の論理ゲートの所定のトランジスタが１
つのトランジスタで互いに共用される構成とすることに
より、従来と同一の面積でトランジスタの電流駆動能力
を上げることができるので、動作速度を速くすることが
できる効果がある。
図面の簡単な説明
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図及び第４図はそれぞれ従来の
半導体メモリゾコータ回路の第１及び第２の例を示す回
路図、第５図及び第６図はそれぞれ第４図に示された従
来の半導体メモリゾコータ回路のトランシスタレヘルの
具体例を示す回路図である。
施例を示す回路図、第３図及び第４図はそれぞれ従来の
半導体メモリゾコータ回路の第１及び第２の例を示す回
路図、第５図及び第６図はそれぞれ第４図に示された従
来の半導体メモリゾコータ回路のトランシスタレヘルの
具体例を示す回路図である。
１〜３，３Ａ〜３ｃｍテコー１・部、］０−・半導体メ
モリゾコータ゛、３］、、３１Ａ、３１Ｂ・ 共通デコ
ード部、３２Ａ〜・３２ｏ ・個別テコ−１〜部、３
３Ａ〜３３Ｎ 、３４．３４Ａ〜３４ｏ ・論理ゲー
ト、Ｑ＋ 〜Ｑ４．Ｑ２ｏ〜Ｑ２４．Ｑ５１．Ｑ５２−
ＭＯ３ＦＥＴ０
モリゾコータ゛、３］、、３１Ａ、３１Ｂ・ 共通デコ
ード部、３２Ａ〜・３２ｏ ・個別テコ−１〜部、３
３Ａ〜３３Ｎ 、３４．３４Ａ〜３４ｏ ・論理ゲー
ト、Ｑ＋ 〜Ｑ４．Ｑ２ｏ〜Ｑ２４．Ｑ５１．Ｑ５２−
ＭＯ３ＦＥＴ０
Claims (1)
- 複数ビットで構成された入力アドレス信号を第１及び第
２のアドレス信号に分割し、これら第１及び第２のアド
レス信号をそれぞれデコードして複数の第１及び第２の
デコード信号として出力する第１及び第２のデコード部
と、出力端からメモリセルアレイの所定のメモリセルを
選択するための各メモリセル選択信号をそれぞれ対応し
て出力する複数の論理ゲートを備え、前記各第１のデコ
ード信号と前記各第２のデコード信号とをそれぞれ、前
記論理ゲートの所定の複数個づつに共通入力し、前記入
力アドレス信号と対応する前記メモリセル選択信号を出
力するＣＭＯＳ型の第３のデコード部とを有する半導体
メモリデコーダ回路において、前記第１及び第２のデコ
ード信号の何れか一方の各デコード信号がそれぞれ共通
入力される論理ゲートの各組の所定の複数の論理ゲート
を、このデコード信号が入力される各論理ゲートの所定
のトランジスタと対応する１つのトランジスタを備えた
共通ゲート部と、これら各論理ゲートの前記所定のトラ
ンジスタを除く部分の個別ゲート部とにより形成したこ
とを特徴とする半導体メモリデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1123715A JPH02302992A (ja) | 1989-05-16 | 1989-05-16 | 半導体メモリデコーダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1123715A JPH02302992A (ja) | 1989-05-16 | 1989-05-16 | 半導体メモリデコーダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02302992A true JPH02302992A (ja) | 1990-12-14 |
Family
ID=14867571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1123715A Pending JPH02302992A (ja) | 1989-05-16 | 1989-05-16 | 半導体メモリデコーダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02302992A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6407580B1 (en) | 1998-07-28 | 2002-06-18 | Nec Corporation | Latch sense amplifier circuit with an improved next stage buffer |
| JP2014503931A (ja) * | 2010-12-22 | 2014-02-13 | インテル コーポレイション | Ｎｏｒロジックワード線選択 |
-
1989
- 1989-05-16 JP JP1123715A patent/JPH02302992A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6407580B1 (en) | 1998-07-28 | 2002-06-18 | Nec Corporation | Latch sense amplifier circuit with an improved next stage buffer |
| JP2014503931A (ja) * | 2010-12-22 | 2014-02-13 | インテル コーポレイション | Ｎｏｒロジックワード線選択 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6066965A (en) | Method and apparatus for a N-nary logic circuit using 1 of 4 signals | |
| EP0205936A2 (en) | Semiconductor integrated circuit | |
| US6646918B2 (en) | Semiconductor level shifter circuit | |
| KR930010997A (ko) | 디코더 회로 | |
| JPH0548465A (ja) | Ｃｍｏｓデコード回路 | |
| JPH02302992A (ja) | 半導体メモリデコーダ回路 | |
| US4631425A (en) | Logic gate circuit having P- and N- channel transistors coupled in parallel | |
| JP3166740B2 (ja) | 論理回路 | |
| US5577003A (en) | Decoding circuit for use in semiconductor read only memory | |
| JP3055223B2 (ja) | バッファ回路 | |
| JPS6145496A (ja) | デコ−ダ回路 | |
| JPH0553408B2 (ja) | ||
| JP3022415B2 (ja) | プログラマブルバッファ回路 | |
| JPS639097A (ja) | スタテイツクｒａｍ | |
| JPS6299977A (ja) | 半導体集積回路装置 | |
| JP2518316B2 (ja) | 不揮発性半導体記憶装置 | |
| US6362658B1 (en) | Decoder for memories having optimized configuration | |
| JPS63114319A (ja) | 出力回路 | |
| JPH0728640Y2 (ja) | 半導体集積回路装置 | |
| JPS61212118A (ja) | 一致検出回路 | |
| JP2712432B2 (ja) | 多数決論理回路 | |
| JP2527199Y2 (ja) | Ｉｃのテストモード設定回路 | |
| JPH0658760B2 (ja) | 半導体集積回路 | |
| JPH0795399B2 (ja) | 読出し専用記憶装置 | |
| JPH0412559B2 (ja) |