JPH0548465A - Ｃｍｏｓデコード回路 - Google Patents
Ｃｍｏｓデコード回路Info
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- JPH0548465A JPH0548465A JP3208040A JP20804091A JPH0548465A JP H0548465 A JPH0548465 A JP H0548465A JP 3208040 A JP3208040 A JP 3208040A JP 20804091 A JP20804091 A JP 20804091A JP H0548465 A JPH0548465 A JP H0548465A
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
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Abstract
(57)【要約】
【目的】 正相及び逆相のデコード信号の位相ずれによ
り、該デコード信号を受ける側での直流電流の流れを防
止し、消費電力を低減すると共に、信号伝搬速度の向上
を図る。 【構成】 相補的な第１及び第２のデコード信号ＸＰｉ
ａ，ＸＰｉｂを出力するＮＡＮＤゲート５１及びＮＯＲ
ゲート６１をそれぞれ独立して設け、そのＮＡＮＤゲー
ト５１及びＮＯＲゲート６１の一方の入力信号Ｃａ，Ｄ
ａに対して他方の入力信号Ｃｂ，Ｄｂが逆相となる信号
を入力し、ＮＡＮＤゲート５１側及びＮＯＲゲート６１
側のファンアウト数を同一にすることにより、他消費電
力化及び高速化を図る。
り、該デコード信号を受ける側での直流電流の流れを防
止し、消費電力を低減すると共に、信号伝搬速度の向上
を図る。 【構成】 相補的な第１及び第２のデコード信号ＸＰｉ
ａ，ＸＰｉｂを出力するＮＡＮＤゲート５１及びＮＯＲ
ゲート６１をそれぞれ独立して設け、そのＮＡＮＤゲー
ト５１及びＮＯＲゲート６１の一方の入力信号Ｃａ，Ｄ
ａに対して他方の入力信号Ｃｂ，Ｄｂが逆相となる信号
を入力し、ＮＡＮＤゲート５１側及びＮＯＲゲート６１
側のファンアウト数を同一にすることにより、他消費電
力化及び高速化を図る。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳトランジスタ
を用いた半導体集積回路で構成され、互いに逆位相の相
補的なデコード信号を発生するＣＭＯＳデコード回路に
関するものである。
を用いた半導体集積回路で構成され、互いに逆位相の相
補的なデコード信号を発生するＣＭＯＳデコード回路に
関するものである。
【０００２】
【従来の技術】従来、半導体集積回路を用いた回路とし
ては、読出し専用メモリ（ＲＯＭ）、電気的再書込み可
能なプログラムＲＯＭ（ＥＥＰＲＯＭ）等の半導体記憶
装置や、中央処理装置（ＣＰＵ）を用いたプロセッサ等
といった、種々の回路がある。これらの半導体集積回路
内には、入力信号をデコードして互いに逆位相の相補的
なデコード信号を出力するＣＭＯＳデコード回路が設け
られている。以下、図２〜図４を参照しつつ、半導体記
憶装置内に設けられる従来のＣＭＯＳデコード回路につ
いて説明する。
ては、読出し専用メモリ（ＲＯＭ）、電気的再書込み可
能なプログラムＲＯＭ（ＥＥＰＲＯＭ）等の半導体記憶
装置や、中央処理装置（ＣＰＵ）を用いたプロセッサ等
といった、種々の回路がある。これらの半導体集積回路
内には、入力信号をデコードして互いに逆位相の相補的
なデコード信号を出力するＣＭＯＳデコード回路が設け
られている。以下、図２〜図４を参照しつつ、半導体記
憶装置内に設けられる従来のＣＭＯＳデコード回路につ
いて説明する。
【０００３】図２は、半導体記憶装置、例えばＲＯＭの
一構成例を示すブロック図である。この半導体記憶装置
では、データ格納用のメモリアレイ１０、行デコーダ２
０、及びプリデコーダ３０を備えている。
一構成例を示すブロック図である。この半導体記憶装置
では、データ格納用のメモリアレイ１０、行デコーダ２
０、及びプリデコーダ３０を備えている。
【０００４】メモリアレイ１０は、複数のワード線Ｘ
０，Ｘ１，…，Ｘｎとそれに交差する複数のビット線Ｙ
０，Ｙ１，…，Ｙｎとを有し、それらの各交差箇所には
メモリセルがマトリクス状に配置されている。
０，Ｘ１，…，Ｘｎとそれに交差する複数のビット線Ｙ
０，Ｙ１，…，Ｙｎとを有し、それらの各交差箇所には
メモリセルがマトリクス状に配置されている。
【０００５】プリデコーダ３０の出力側には行デコーダ
２０が接続され、該行デコーダ２０の出力側がワード線
Ｘ０，Ｘ１，…，Ｘｎに接続されている。プリデコーダ
３０は、複数対の相補的なアドレス信号Ｃａ，Ｃｂ，Ｄ
ａ，Ｄｂをデコードして複数対の相補的なプリデコード
信号ＸＰ０ａ，ＸＰ０ｂ，…，ＸＰｍａ，ＸＰｍｂを行
デコーダ２０へ出力する回路である。行デコーダ２０
は、複数対の相補的なアドレス信号Ａａ，Ａｂ，Ｂａ，
Ｂｂ、及びプリデコード信号ＸＰ０ａ，ＸＰ０ｂ，…，
ＸＰｍａ，ＸＰｍｂを入力し、メモリセルのゲート電極
に接続されるワード線Ｘ０，Ｘ１，…，Ｘｎを選択的に
駆動する回路である。
２０が接続され、該行デコーダ２０の出力側がワード線
Ｘ０，Ｘ１，…，Ｘｎに接続されている。プリデコーダ
３０は、複数対の相補的なアドレス信号Ｃａ，Ｃｂ，Ｄ
ａ，Ｄｂをデコードして複数対の相補的なプリデコード
信号ＸＰ０ａ，ＸＰ０ｂ，…，ＸＰｍａ，ＸＰｍｂを行
デコーダ２０へ出力する回路である。行デコーダ２０
は、複数対の相補的なアドレス信号Ａａ，Ａｂ，Ｂａ，
Ｂｂ、及びプリデコード信号ＸＰ０ａ，ＸＰ０ｂ，…，
ＸＰｍａ，ＸＰｍｂを入力し、メモリセルのゲート電極
に接続されるワード線Ｘ０，Ｘ１，…，Ｘｎを選択的に
駆動する回路である。
【０００６】例えば、メモリアレイ１０がＲＯＭ型で構
成され、そのメモリセルのデータを読出すには、アドレ
ス信号Ａａ，Ａｂ，Ｂａ，Ｂｂを行デコーダ２０に、ア
ドレス信号Ｃａ，Ｃｂ，Ｄａ，Ｄｂをプリデコーダ３０
へ与える。プリデコーダ３０では、アドレス信号Ｃａ，
Ｃｂ，Ｄａ，Ｄｂをデコードしてプリデコード信号ＸＰ
０ａ，ＸＰ０ｂ，…，ＸＰｍａ，ＸＰｍｂを行デコーダ
２０へ出力する。
成され、そのメモリセルのデータを読出すには、アドレ
ス信号Ａａ，Ａｂ，Ｂａ，Ｂｂを行デコーダ２０に、ア
ドレス信号Ｃａ，Ｃｂ，Ｄａ，Ｄｂをプリデコーダ３０
へ与える。プリデコーダ３０では、アドレス信号Ｃａ，
Ｃｂ，Ｄａ，Ｄｂをデコードしてプリデコード信号ＸＰ
０ａ，ＸＰ０ｂ，…，ＸＰｍａ，ＸＰｍｂを行デコーダ
２０へ出力する。
【０００７】行デコーダ２０では、アドレス信号Ａａ，
Ａｂ，Ｂａ，Ｂｂをデコードし、プリデコード信号ＸＰ
０ａ，ＸＰ０ｂ，…，ＸＰｍａ，ＸＰｍｂに基づき、ワ
ード線Ｘ０，Ｘ１，…，Ｘｎの一本を“Ｈ”レベル（他
は“Ｌ”レベル）にする。すると、別のアドレス信号で
選択されたビット線Ｙ０，Ｙ１，…，Ｙｎとの交差箇所
にあるメモリセルのデータが読出される。
Ａｂ，Ｂａ，Ｂｂをデコードし、プリデコード信号ＸＰ
０ａ，ＸＰ０ｂ，…，ＸＰｍａ，ＸＰｍｂに基づき、ワ
ード線Ｘ０，Ｘ１，…，Ｘｎの一本を“Ｈ”レベル（他
は“Ｌ”レベル）にする。すると、別のアドレス信号で
選択されたビット線Ｙ０，Ｙ１，…，Ｙｎとの交差箇所
にあるメモリセルのデータが読出される。
【０００８】メモリアレイ１０がＮＡＮＤ型構成であれ
ば、行デコーダ２０により、ワード線Ｘ０，Ｘ１，…，
Ｘｎの一本を“Ｌ”レベル（他は“Ｈ”レベル）にする
ことにより、別のアドレス信号で選択されたビット線Ｙ
０，Ｙ１，…，Ｙｎとの交差箇所にあるメモリセルのデ
ータを読出す。
ば、行デコーダ２０により、ワード線Ｘ０，Ｘ１，…，
Ｘｎの一本を“Ｌ”レベル（他は“Ｈ”レベル）にする
ことにより、別のアドレス信号で選択されたビット線Ｙ
０，Ｙ１，…，Ｙｎとの交差箇所にあるメモリセルのデ
ータを読出す。
【０００９】図３は、図２中の行デコーダ２０の一構成
例を示す概略の回路図である。この行デコーダ２０は、
アドレス信号Ａａ（もしくはその逆相アドレス信号Ａ
ｂ）、及びＢａ（もしくはその逆相アドレス信号Ｂｂ）
の否定論理積を求める２入力ＮＡＮＤゲート２１を有
し、その出力側ノードＮには、複数のワード線ドライバ
２２−１〜２２−ｎが接続されている。
例を示す概略の回路図である。この行デコーダ２０は、
アドレス信号Ａａ（もしくはその逆相アドレス信号Ａ
ｂ）、及びＢａ（もしくはその逆相アドレス信号Ｂｂ）
の否定論理積を求める２入力ＮＡＮＤゲート２１を有
し、その出力側ノードＮには、複数のワード線ドライバ
２２−１〜２２−ｎが接続されている。
【００１０】各ワード線ドライバ２２−１〜２２−ｎ
は、複数対の相補的なプリデコード信号ＸＰ０ａ，ＸＰ
０ｂ，…，ＸＰｍａ，ＸＰｍｂを電源電圧として用い、
各ワード線Ｘ０，Ｘ１，…，Ｘｎを選択的に駆動する回
路であり、Ｐチャネル型ＭＯＳトランジスタ（以下、Ｐ
ＭＯＳという）２２ａ及びＮチャネル型ＭＯＳトランジ
スタ（以下、ＮＭＯＳという）２２ｂからなるインバー
タと、そのインバータの出力側と接地電位ＶＳＳとの間
に接続されたＮＭＯＳ２２ｃとで、構成されている。
は、複数対の相補的なプリデコード信号ＸＰ０ａ，ＸＰ
０ｂ，…，ＸＰｍａ，ＸＰｍｂを電源電圧として用い、
各ワード線Ｘ０，Ｘ１，…，Ｘｎを選択的に駆動する回
路であり、Ｐチャネル型ＭＯＳトランジスタ（以下、Ｐ
ＭＯＳという）２２ａ及びＮチャネル型ＭＯＳトランジ
スタ（以下、ＮＭＯＳという）２２ｂからなるインバー
タと、そのインバータの出力側と接地電位ＶＳＳとの間
に接続されたＮＭＯＳ２２ｃとで、構成されている。
【００１１】ＰＭＯＳ２２ａ及びＮＭＯＳ２２ｂからな
るインバータの電源（ＰＭＯＳ２２ａのソース電極）に
は、プリデコード信号ＸＰｉａ（ｉ＝２L、Ｌはプリデ
コーダ３０に配分されたアドレス数）が接続され、さら
にＮＭＯＳ２２ｃのゲートには、逆相のプリデコード信
号ＸＰｉｂが接続されている。そして、このワード線ド
ライバ２２−１〜２２−ｎは、行デコーダ２０内に２L
個存在し、それらのゲート入力が全てノードＮに共通接
続されている。次に、この行デコーダ２０の動作を説明
する。
るインバータの電源（ＰＭＯＳ２２ａのソース電極）に
は、プリデコード信号ＸＰｉａ（ｉ＝２L、Ｌはプリデ
コーダ３０に配分されたアドレス数）が接続され、さら
にＮＭＯＳ２２ｃのゲートには、逆相のプリデコード信
号ＸＰｉｂが接続されている。そして、このワード線ド
ライバ２２−１〜２２−ｎは、行デコーダ２０内に２L
個存在し、それらのゲート入力が全てノードＮに共通接
続されている。次に、この行デコーダ２０の動作を説明
する。
【００１２】ＮＡＮＤゲート２１の２入力アドレス信号
Ａａ，Ｂａ（またはＡｂ，Ｂｂ）の内の少なくとも１つ
が“Ｌ”レベルの場合、ノードＮは“Ｈ”レベルであ
り、プリデコード信号ＸＰｉａ（ＸＰｉｂ（ｉ＝０，
１，…，ｍ））のレベルにかかわらず、ワード線Ｘ０，
Ｘ１，…，Ｘｎが“Ｌ”レベルである。ＮＡＮＤゲート
２１の２入力アドレス信号Ａａ，Ｂａ（またはＡｂ，Ｂ
ｂ）の両方が“Ｈ”レベルになると、該ＮＡＮＤゲート
２１により、ノードＮが“Ｌ”レベルとなる。
Ａａ，Ｂａ（またはＡｂ，Ｂｂ）の内の少なくとも１つ
が“Ｌ”レベルの場合、ノードＮは“Ｈ”レベルであ
り、プリデコード信号ＸＰｉａ（ＸＰｉｂ（ｉ＝０，
１，…，ｍ））のレベルにかかわらず、ワード線Ｘ０，
Ｘ１，…，Ｘｎが“Ｌ”レベルである。ＮＡＮＤゲート
２１の２入力アドレス信号Ａａ，Ｂａ（またはＡｂ，Ｂ
ｂ）の両方が“Ｈ”レベルになると、該ＮＡＮＤゲート
２１により、ノードＮが“Ｌ”レベルとなる。
【００１３】ここで、プリデコード信号ＸＰｉａ（ｉ＝
０，１，…，ｍ）は、どれか１つが“Ｈ”レベルであ
り、それに対応する逆相プリデコード信号ＸＰｉｂ（ｉ
＝０，１，…，ｍ）が“Ｌ”レベルである。例えば、プ
リデコード信号ＸＰ０ａが“Ｈ”レベル、逆相プリデコ
ード信号ＸＰ０ｂが“Ｌ”レベルであるとすれば、他の
プリデコード信号ＸＰ１ａ〜ＸＰｍａが“Ｌ”レベル、
逆相プリデコード信号ＸＰ１ｂ〜ＸＰｍｂが“Ｈ”レベ
ルである。
０，１，…，ｍ）は、どれか１つが“Ｈ”レベルであ
り、それに対応する逆相プリデコード信号ＸＰｉｂ（ｉ
＝０，１，…，ｍ）が“Ｌ”レベルである。例えば、プ
リデコード信号ＸＰ０ａが“Ｈ”レベル、逆相プリデコ
ード信号ＸＰ０ｂが“Ｌ”レベルであるとすれば、他の
プリデコード信号ＸＰ１ａ〜ＸＰｍａが“Ｌ”レベル、
逆相プリデコード信号ＸＰ１ｂ〜ＸＰｍｂが“Ｈ”レベ
ルである。
【００１４】即ち、ワード線Ｘ０を駆動するＰＭＯＳ２
２ａがオン、ＮＭＯＳ２２ｂ，２２ｃがオフなので、該
ワード線Ｘ０が“Ｈ”レベルとなる。その他のワード線
Ｘ１〜Ｘｎは、ＰＭＯＳ２２ａ及びＮＭＯＳ２２ｂがオ
フだが、ＮＭＯＳ２２ｃがオンなので、“Ｌ”レベルと
なる。
２ａがオン、ＮＭＯＳ２２ｂ，２２ｃがオフなので、該
ワード線Ｘ０が“Ｈ”レベルとなる。その他のワード線
Ｘ１〜Ｘｎは、ＰＭＯＳ２２ａ及びＮＭＯＳ２２ｂがオ
フだが、ＮＭＯＳ２２ｃがオンなので、“Ｌ”レベルと
なる。
【００１５】以上、メモリアレイ１０がＮＯＲ型の場合
は、ワード線Ｘ０，Ｘ１，…，Ｘｎの内の一本を“Ｈ”
レベルにするように、図３の行デコーダ２０が動作す
る。ここでは、行デコーダ２０が２入力ＮＡＮＤゲート
２１で構成されているが、駆動するワード線数によって
該ＮＡＮＤゲート２１の入力数が変わる。
は、ワード線Ｘ０，Ｘ１，…，Ｘｎの内の一本を“Ｈ”
レベルにするように、図３の行デコーダ２０が動作す
る。ここでは、行デコーダ２０が２入力ＮＡＮＤゲート
２１で構成されているが、駆動するワード線数によって
該ＮＡＮＤゲート２１の入力数が変わる。
【００１６】この種の行デコーダ２０では、ワード線ド
ライバ２２−１〜２２−ｎの電源にプリデコード信号Ｘ
Ｐ０ａ，ＸＰ０ｂ，…，ＸＰｍａ，ＸＰｍｂを用いてい
るので、デコード及びパターンの容易性と高速性を実現
できる。このような行デコーダ２０では、逆位相の相補
的なプリデコード信号ＸＰ０ａ，ＸＰ０ｂ，…，ＸＰｍ
ａ，ＸＰｍｂが必要である。
ライバ２２−１〜２２−ｎの電源にプリデコード信号Ｘ
Ｐ０ａ，ＸＰ０ｂ，…，ＸＰｍａ，ＸＰｍｂを用いてい
るので、デコード及びパターンの容易性と高速性を実現
できる。このような行デコーダ２０では、逆位相の相補
的なプリデコード信号ＸＰ０ａ，ＸＰ０ｂ，…，ＸＰｍ
ａ，ＸＰｍｂが必要である。
【００１７】図４は、図３でワード線ドライバ２２−１
〜２２−ｎの電源コントロールに用いたプリデコード信
号ＸＰｉａ，ＸＰｉｂを生成するためのプリデコーダ３
０内の１つのＣＭＯＳデコード回路を示す回路図であ
る。
〜２２−ｎの電源コントロールに用いたプリデコード信
号ＸＰｉａ，ＸＰｉｂを生成するためのプリデコーダ３
０内の１つのＣＭＯＳデコード回路を示す回路図であ
る。
【００１８】このＣＭＯＳデコード回路は、アドレス信
号Ｃａ，Ｄａ（または逆相アドレス信号Ｃｂ，Ｄｂ）の
否定論理積を求める２入力ＮＡＮＤゲート３１を有し、
その出力側ノードＮ１には、インバータ３２、ノードＮ
２、インバータ３３、及びノードＮ３が接続されてい
る。
号Ｃａ，Ｄａ（または逆相アドレス信号Ｃｂ，Ｄｂ）の
否定論理積を求める２入力ＮＡＮＤゲート３１を有し、
その出力側ノードＮ１には、インバータ３２、ノードＮ
２、インバータ３３、及びノードＮ３が接続されてい
る。
【００１９】アドレス信号Ｃａ，Ｄａ（またはＣｂ，Ｄ
ｂ）がＮＡＮＤゲート３１に入力されると、該ＮＡＮＤ
ゲート３１で否定論理積が求められ、その論理結果が出
力側ノードＮ１へ送られる。ノードＮ１上の信号は、イ
ンバータ３２で反転されてノードＮ２へ送られ、プリデ
コード信号ＸＰｉａが出力されると共に、それがインバ
ータ３３で反転され、ノードＮ３から反転プリデコード
信号ＸＰｉｂが出力される。ノードＮ１，Ｎ２，Ｎ３の
各信号は、順次反転信号であるので、前ノード（入力）
電圧の変化に応答し、各インバータ３２，３３による信
号伝達遅延を伴いながら、出力ノードの電圧が入力とは
逆レベルへと遷移する。
ｂ）がＮＡＮＤゲート３１に入力されると、該ＮＡＮＤ
ゲート３１で否定論理積が求められ、その論理結果が出
力側ノードＮ１へ送られる。ノードＮ１上の信号は、イ
ンバータ３２で反転されてノードＮ２へ送られ、プリデ
コード信号ＸＰｉａが出力されると共に、それがインバ
ータ３３で反転され、ノードＮ３から反転プリデコード
信号ＸＰｉｂが出力される。ノードＮ１，Ｎ２，Ｎ３の
各信号は、順次反転信号であるので、前ノード（入力）
電圧の変化に応答し、各インバータ３２，３３による信
号伝達遅延を伴いながら、出力ノードの電圧が入力とは
逆レベルへと遷移する。
【００２０】このように、図４のＣＭＯＳデコード回路
は、２入力のアドレス信号Ｃａ，Ｄａ（またはＣｂ，Ｄ
ｂ）がいずれも“Ｈ”レベルの選択時には、“Ｈ”レベ
ルのプリデコード信号ＸＰｉａ、及び“Ｌ”レベルの逆
相プリデコード信号ＸＰｉｂを出力し、それ以外の非選
択時には、“Ｌ”レベルのプリデコード信号ＸＰｉａ、
及び“Ｈ”レベルの逆相プリデコード信号を出力する。
は、２入力のアドレス信号Ｃａ，Ｄａ（またはＣｂ，Ｄ
ｂ）がいずれも“Ｈ”レベルの選択時には、“Ｈ”レベ
ルのプリデコード信号ＸＰｉａ、及び“Ｌ”レベルの逆
相プリデコード信号ＸＰｉｂを出力し、それ以外の非選
択時には、“Ｌ”レベルのプリデコード信号ＸＰｉａ、
及び“Ｈ”レベルの逆相プリデコード信号を出力する。
【００２１】以上のように、従来のＣＭＯＳデコード回
路では、１つプリデコード信号ＸＰｉａから、その逆相
プリデコード信号ＸＰｉｂを生成し、相補的なプリデコ
ード信号ＸＰｉａ，ＸＰｉｂを出力するようになってい
た。
路では、１つプリデコード信号ＸＰｉａから、その逆相
プリデコード信号ＸＰｉｂを生成し、相補的なプリデコ
ード信号ＸＰｉａ，ＸＰｉｂを出力するようになってい
た。
【００２２】
【発明が解決しようとする課題】しかしながら、従来の
図４に示すＣＭＯＳデコード回路では、互いに逆位相の
相補的なプリデコード信号ＸＰｉａ，ＸＰｉｂを生成す
る場合、アドレス信号Ｃａ，Ｄａ（またはＣｂ，Ｄｂ）
をＮＡＮＤゲート３１でデコードし、それをインバータ
３２で反転してプリデコード信号ＸＰｉａを発生させ、
さらにインバータ３３で反転して逆相プリデコード信号
ＸＰｉｂを作っている。つまり、１つのデコード信号か
ら互いに逆位相の相補的信号を発生させている。そのた
め、入力から各出力までのファンアウト数がインバータ
１段分違うので、プリデコード信号ＸＰｉａとＸＰｉｂ
の位相がずれる。
図４に示すＣＭＯＳデコード回路では、互いに逆位相の
相補的なプリデコード信号ＸＰｉａ，ＸＰｉｂを生成す
る場合、アドレス信号Ｃａ，Ｄａ（またはＣｂ，Ｄｂ）
をＮＡＮＤゲート３１でデコードし、それをインバータ
３２で反転してプリデコード信号ＸＰｉａを発生させ、
さらにインバータ３３で反転して逆相プリデコード信号
ＸＰｉｂを作っている。つまり、１つのデコード信号か
ら互いに逆位相の相補的信号を発生させている。そのた
め、入力から各出力までのファンアウト数がインバータ
１段分違うので、プリデコード信号ＸＰｉａとＸＰｉｂ
の位相がずれる。
【００２３】特に、半導体記憶装置の回路規模が大きく
なり、それに対応してインバータ３２，３３の負荷駆動
能力を大きくすると、プリデコード信号ＸＰｉａとＸＰ
ｉｂの位相ずれが大きくなる。そのため、このＣＭＯＳ
デコード回路の出力を受けるワード線ドライバ２２−１
〜２２−ｎ側で、瞬時ではあるが位相ずれ間に直流電流
が流れ、消費電力が大きくなる。しかも、信号伝搬速度
が、前段のプリデコード信号ＸＰｉａまたはＸＰｉｂの
遅い方で決まってしまうため、高速動作が困難になると
いう問題があり、それらを解決することが困難であっ
た。
なり、それに対応してインバータ３２，３３の負荷駆動
能力を大きくすると、プリデコード信号ＸＰｉａとＸＰ
ｉｂの位相ずれが大きくなる。そのため、このＣＭＯＳ
デコード回路の出力を受けるワード線ドライバ２２−１
〜２２−ｎ側で、瞬時ではあるが位相ずれ間に直流電流
が流れ、消費電力が大きくなる。しかも、信号伝搬速度
が、前段のプリデコード信号ＸＰｉａまたはＸＰｉｂの
遅い方で決まってしまうため、高速動作が困難になると
いう問題があり、それらを解決することが困難であっ
た。
【００２４】本発明は、前記従来技術が持っていた課題
として、位相ずれ間に生じる直流電流によって消費電力
が増大する点、及び高速動作が困難であるという点につ
いて解決したＣＭＯＳデコード回路を提供するものであ
る。
として、位相ずれ間に生じる直流電流によって消費電力
が増大する点、及び高速動作が困難であるという点につ
いて解決したＣＭＯＳデコード回路を提供するものであ
る。
【００２５】
【課題を解決するための手段】本発明は、前記課題を解
決するために、ＣＭＯＳトランジスタを用いた半導体集
積回路で構成され、複数の入力信号をデコードして互い
に逆位相の相補的なデコード信号を出力するＣＭＯＳデ
コード回路において、次のような手段を設けている。
決するために、ＣＭＯＳトランジスタを用いた半導体集
積回路で構成され、複数の入力信号をデコードして互い
に逆位相の相補的なデコード信号を出力するＣＭＯＳデ
コード回路において、次のような手段を設けている。
【００２６】即ち、本発明では、前記複数の入力信号の
否定論理積を求めて第１のデコード信号を出力するＮＡ
ＮＤゲートと、前記複数の入力信号の逆相の信号の否定
論理和を求めて前記第１のデコード信号に対して逆相の
第２のデコード信号を出力するＮＯＲゲートとを、対に
してそれらの一対または複数対を備えている。
否定論理積を求めて第１のデコード信号を出力するＮＡ
ＮＤゲートと、前記複数の入力信号の逆相の信号の否定
論理和を求めて前記第１のデコード信号に対して逆相の
第２のデコード信号を出力するＮＯＲゲートとを、対に
してそれらの一対または複数対を備えている。
【００２７】
【作用】本発明によれば、以上のようにＣＭＯＳデコー
ド回路を構成したので、互いに逆位相の相補的な第１及
び第２のデコード信号を出力する独立したデコードエレ
メントであるＮＡＮＤゲートとＮＯＲゲートに対し、一
方のゲートの入力信号に対して他方のゲートの入力信号
は該一方の入力信号の逆相信号にし、それらをＮＡＮＤ
ゲート及びＮＯＲゲートでそれぞれデコードして正相及
び逆相の相補的な第１及び第２のデコード信号を出力さ
せる。
ド回路を構成したので、互いに逆位相の相補的な第１及
び第２のデコード信号を出力する独立したデコードエレ
メントであるＮＡＮＤゲートとＮＯＲゲートに対し、一
方のゲートの入力信号に対して他方のゲートの入力信号
は該一方の入力信号の逆相信号にし、それらをＮＡＮＤ
ゲート及びＮＯＲゲートでそれぞれデコードして正相及
び逆相の相補的な第１及び第２のデコード信号を出力さ
せる。
【００２８】このように、ＮＡＮＤゲートとＮＯＲゲー
トを抱き合わせで用い、それらの各入力信号を互いに異
なる逆相信号にすることにより、ＮＡＮＤゲート側とＮ
ＯＲゲート側とのファンアウト数が等しくなり、低消費
電力化及び高速性の向上が図れる。従って、前記課題を
解決できるのである。
トを抱き合わせで用い、それらの各入力信号を互いに異
なる逆相信号にすることにより、ＮＡＮＤゲート側とＮ
ＯＲゲート側とのファンアウト数が等しくなり、低消費
電力化及び高速性の向上が図れる。従って、前記課題を
解決できるのである。
【００２９】
【実施例】図１は、本発明の実施例を示すＣＭＯＳデコ
ード回路の回路図である。
ード回路の回路図である。
【００３０】このＣＭＯＳデコード回路４０は、図２の
半導体記憶装置におけるプリデコーダ３０内に設けられ
るもので、２つの正相アドレス信号Ｃａ，Ｄａの否定論
理積をとる２入力ＮＡＮＤゲート５１を有し、その出力
側ノードＮ１１には、信号反転用のインバータ５２を介
して正相プリデコード信号ＸＰｉａを出力するノードＮ
１２が接続されている。また、このＣＭＯＳデコード回
路４０には、２つの逆相アドレス信号Ｃｂ，Ｄｂの否定
論理和をとる２入力ＮＯＲゲート６１を有し、その出力
側ノードＮ２１には、インバータ６２を介して逆相プリ
デコード信号ＸＰｉｂを出力するノードＮ２２が接続さ
れている。
半導体記憶装置におけるプリデコーダ３０内に設けられ
るもので、２つの正相アドレス信号Ｃａ，Ｄａの否定論
理積をとる２入力ＮＡＮＤゲート５１を有し、その出力
側ノードＮ１１には、信号反転用のインバータ５２を介
して正相プリデコード信号ＸＰｉａを出力するノードＮ
１２が接続されている。また、このＣＭＯＳデコード回
路４０には、２つの逆相アドレス信号Ｃｂ，Ｄｂの否定
論理和をとる２入力ＮＯＲゲート６１を有し、その出力
側ノードＮ２１には、インバータ６２を介して逆相プリ
デコード信号ＸＰｉｂを出力するノードＮ２２が接続さ
れている。
【００３１】これらの出力側ノードＮ１１，Ｎ２２は、
図３の行デコーダ２０内の各ワード線ドライバ２２−１
〜２２−ｎに接続され、それらの電源コントロールを行
う構成になっている。
図３の行デコーダ２０内の各ワード線ドライバ２２−１
〜２２−ｎに接続され、それらの電源コントロールを行
う構成になっている。
【００３２】次に、動作を説明する。正相アドレス信号
Ｃａ，ＤａがＮＡＮＤゲート５１に供給されると共に、
逆相アドレス信号Ｃｂ，ＤｂがＮＯＲゲート６１へ供給
される。アドレス信号Ｃａ，Ｃａの内の少なくとも一方
の信号が“Ｌ”レベルのとき、ＮＡＮＤゲート５１は
“Ｈ”レベルをノードＮ１１へ出力する。インバータ５
２は、入力側ノードＮ１１の“Ｈ”レベルを受けて、ノ
ードＮ１２へ“Ｌ”レベルのプリデコード信号ＸＰｉａ
を出力する。
Ｃａ，ＤａがＮＡＮＤゲート５１に供給されると共に、
逆相アドレス信号Ｃｂ，ＤｂがＮＯＲゲート６１へ供給
される。アドレス信号Ｃａ，Ｃａの内の少なくとも一方
の信号が“Ｌ”レベルのとき、ＮＡＮＤゲート５１は
“Ｈ”レベルをノードＮ１１へ出力する。インバータ５
２は、入力側ノードＮ１１の“Ｈ”レベルを受けて、ノ
ードＮ１２へ“Ｌ”レベルのプリデコード信号ＸＰｉａ
を出力する。
【００３３】このとき、ＮＯＲゲート６１の入力アドレ
ス信号Ｃｂ，Ｄｂは、それぞれアドレス信号Ｃａ，Ｄａ
の逆相信号であるから、少なくとも一方の信号が“Ｈ”
レベルである。そのため、ＮＯＲゲート６１は、ノード
Ｎ２１へ“Ｌ”レベルを出力する。インバータ６２は、
ＮＯＲゲートＮ２１の“Ｌ”レベルを受けて、ノードＮ
２２へ“Ｈ”レベルの逆相プリデコード信号ＸＰｉｂを
出力する。
ス信号Ｃｂ，Ｄｂは、それぞれアドレス信号Ｃａ，Ｄａ
の逆相信号であるから、少なくとも一方の信号が“Ｈ”
レベルである。そのため、ＮＯＲゲート６１は、ノード
Ｎ２１へ“Ｌ”レベルを出力する。インバータ６２は、
ＮＯＲゲートＮ２１の“Ｌ”レベルを受けて、ノードＮ
２２へ“Ｈ”レベルの逆相プリデコード信号ＸＰｉｂを
出力する。
【００３４】この状態から、次にアドレス信号Ｃａ，Ｄ
ａが共に“Ｈ”レベルとなったとき、それと同時に、ア
ドレス信号Ｃｂ，Ｄｂも“Ｌ”レベルとなる。このと
き、ＮＡＮＤゲート５１及びＮＯＲゲート６１は、それ
ぞれノードＮ１１及びＮ２１へ“Ｌ”レベル及び“Ｈ”
レベルを出力する。これを受けて、インバータ５２及び
６２により、ノードＮ１２及びＮ２２は“Ｈ”レベル及
び“Ｌ”レベルへと、ほとんど同時に遷移する。
ａが共に“Ｈ”レベルとなったとき、それと同時に、ア
ドレス信号Ｃｂ，Ｄｂも“Ｌ”レベルとなる。このと
き、ＮＡＮＤゲート５１及びＮＯＲゲート６１は、それ
ぞれノードＮ１１及びＮ２１へ“Ｌ”レベル及び“Ｈ”
レベルを出力する。これを受けて、インバータ５２及び
６２により、ノードＮ１２及びＮ２２は“Ｈ”レベル及
び“Ｌ”レベルへと、ほとんど同時に遷移する。
【００３５】ノードＮ１２，Ｎ２２から出力された相補
的なプリデコード信号ＸＰｉａ，ＸＰｉｂは、図３の各
ワード線ドライバ２２−１〜２２−ｎへそれぞれ供給さ
れる。そのため、図３の行デコーダ２０が、図２のワー
ド線Ｘ０，Ｘ１，…，Ｘｎを選択的に駆動するので、図
示しない別のアドレス信号で選択されたビット線Ｙ０，
Ｙ１，…，Ｙｎとの交差箇所にあるメモリセルのデータ
が読出される。
的なプリデコード信号ＸＰｉａ，ＸＰｉｂは、図３の各
ワード線ドライバ２２−１〜２２−ｎへそれぞれ供給さ
れる。そのため、図３の行デコーダ２０が、図２のワー
ド線Ｘ０，Ｘ１，…，Ｘｎを選択的に駆動するので、図
示しない別のアドレス信号で選択されたビット線Ｙ０，
Ｙ１，…，Ｙｎとの交差箇所にあるメモリセルのデータ
が読出される。
【００３６】以上のように、本実施例のＣＭＯＳデコー
ド回路では、ＮＡＮＤゲート５１とＮＯＲゲート６１を
抱き合わせで用い、それらの入力アドレス信号を正相ア
ドレス信号Ｃａ，Ｄａと逆相アドレス信号Ｃｂ，Ｄｂの
相補信号としたので、該ＮＡＮＤゲート５１側とＮＯＲ
ゲート６１側とのファンアウト数がそれぞれ２段とな
る。
ド回路では、ＮＡＮＤゲート５１とＮＯＲゲート６１を
抱き合わせで用い、それらの入力アドレス信号を正相ア
ドレス信号Ｃａ，Ｄａと逆相アドレス信号Ｃｂ，Ｄｂの
相補信号としたので、該ＮＡＮＤゲート５１側とＮＯＲ
ゲート６１側とのファンアウト数がそれぞれ２段とな
る。
【００３７】そのため、ノードＮ１２，Ｎ２２から出力
される正相プリデコード信号ＸＰｉａと逆相プリデコー
ド信号ＸＰｉｂとの位相ずれがなくなり、従来のような
位相ずれにより流れるワード線ドライバ２２−１〜２２
−ｎ側の直流電流を防止でき、それによって電力消費量
を低減できる。しかも、相補的なプリデコード信号ＸＰ
ｉａとＸＰｉｂとの位相ずれがないため、動作速度の高
速化が図れる。
される正相プリデコード信号ＸＰｉａと逆相プリデコー
ド信号ＸＰｉｂとの位相ずれがなくなり、従来のような
位相ずれにより流れるワード線ドライバ２２−１〜２２
−ｎ側の直流電流を防止でき、それによって電力消費量
を低減できる。しかも、相補的なプリデコード信号ＸＰ
ｉａとＸＰｉｂとの位相ずれがないため、動作速度の高
速化が図れる。
【００３８】図５は、本発明の他の実施例を示すＣＭＯ
Ｓデコード回路の回路図である。このＣＭＯＳデコード
回路４０Ａは、逆相アドレス信号Ｃｂ，Ｄｂ，…，Ｎｂ
の否定論理積を求めてその出力側ノードＮ１１Ａへ正相
プリデコード信号Ｘａを出力する多入力ＮＡＮＤゲート
５１Ａと、正相アドレス信号Ｃａ，Ｄａ，…，Ｎａの否
定論理和を求めてその出力側ノードＮ２１Ａへ逆相プリ
デコード信号Ｘｂを出力する多入力ＮＯＲゲート６１Ａ
とで、構成されている。
Ｓデコード回路の回路図である。このＣＭＯＳデコード
回路４０Ａは、逆相アドレス信号Ｃｂ，Ｄｂ，…，Ｎｂ
の否定論理積を求めてその出力側ノードＮ１１Ａへ正相
プリデコード信号Ｘａを出力する多入力ＮＡＮＤゲート
５１Ａと、正相アドレス信号Ｃａ，Ｄａ，…，Ｎａの否
定論理和を求めてその出力側ノードＮ２１Ａへ逆相プリ
デコード信号Ｘｂを出力する多入力ＮＯＲゲート６１Ａ
とで、構成されている。
【００３９】そして、正相アドレス信号Ｃａ，Ｄａ，
…，ＮａがＮＯＲゲート６１Ａへ供給されると、該ＮＯ
Ｒゲート６１Ａで否定論理和が求められ、その論理結果
である逆相プリデコード信号ＸｂがノードＮ２１Ａへ出
力される。これと同時に、逆相アドレス信号Ｃｂ，Ｄ
ｂ，…，ＮｂがＮＡＮＤゲート５１Ａへ供給されるの
で、該ＮＡＮＤゲート５１Ａで否定論理積が求められ、
その論理結果である正相プリデコード信号Ｘａがノード
Ｎ１１Ａへ出力される。
…，ＮａがＮＯＲゲート６１Ａへ供給されると、該ＮＯ
Ｒゲート６１Ａで否定論理和が求められ、その論理結果
である逆相プリデコード信号ＸｂがノードＮ２１Ａへ出
力される。これと同時に、逆相アドレス信号Ｃｂ，Ｄ
ｂ，…，ＮｂがＮＡＮＤゲート５１Ａへ供給されるの
で、該ＮＡＮＤゲート５１Ａで否定論理積が求められ、
その論理結果である正相プリデコード信号Ｘａがノード
Ｎ１１Ａへ出力される。
【００４０】このＣＭＯＳデコード回路４０Ａでは、Ｎ
ＡＮＤゲート５１ＡとＮＯＲゲート６１Ａを抱き合わせ
で用い、それらに相補的なアドレス信号Ｃｂ，Ｄｂ，
…，ＮｂとＣａ，，Ｄａ，…，Ｎａを入力し、該ＮＡＮ
Ｄゲート５１Ａ側のファンアウト数とＮＯＲゲート６１
Ａ側のファンアウト数を共に１段にして相補的なプリデ
コード信号Ｘａ，Ｘｂを出力するようにしたので、図１
の実施例と同様の利点が得られる。しかも、図１のイン
バータ５２，６２を省略しているので、負荷に対する駆
動能力は低下するが、該インバータ５２，６２に生じる
信号伝搬遅延をなくし、信号伝搬速度をより高速化でき
る。
ＡＮＤゲート５１ＡとＮＯＲゲート６１Ａを抱き合わせ
で用い、それらに相補的なアドレス信号Ｃｂ，Ｄｂ，
…，ＮｂとＣａ，，Ｄａ，…，Ｎａを入力し、該ＮＡＮ
Ｄゲート５１Ａ側のファンアウト数とＮＯＲゲート６１
Ａ側のファンアウト数を共に１段にして相補的なプリデ
コード信号Ｘａ，Ｘｂを出力するようにしたので、図１
の実施例と同様の利点が得られる。しかも、図１のイン
バータ５２，６２を省略しているので、負荷に対する駆
動能力は低下するが、該インバータ５２，６２に生じる
信号伝搬遅延をなくし、信号伝搬速度をより高速化でき
る。
【００４１】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。
【００４２】（ｉ） 図１及び図５では、ＮＡＮＤゲー
ト５１，５１Ａ及びＮＯＲゲート６１，６１Ａを一対設
けているが、必要とするプリデコード信号数に応じてそ
れらを複数対設けてもよい。 （ii） 図１及び図５のＮＡＮＤゲート５１，５１Ａ及
びＮＯＲゲート６１，６１Ａの出力側に、インバータを
追加して任意の極性のプリデコード信号を出力させた
り、あるいは駆動能力を向上するようにしてもよい。 （iii) 上記実施例では、図１及び図５のＣＭＯＳデコ
ード回路４０，４０Ａを、図２の半導体記憶装置におけ
るプリデコーダ３０内に設ける例について説明したが、
アドレス信号に代えてデコード信号等といった他の信号
を入力する構成にすれば、ワード線ドライバ２２−１〜
２２−ｎの電源コントロールのみでなく、他の回路の制
御等にも適用可能である。
ト５１，５１Ａ及びＮＯＲゲート６１，６１Ａを一対設
けているが、必要とするプリデコード信号数に応じてそ
れらを複数対設けてもよい。 （ii） 図１及び図５のＮＡＮＤゲート５１，５１Ａ及
びＮＯＲゲート６１，６１Ａの出力側に、インバータを
追加して任意の極性のプリデコード信号を出力させた
り、あるいは駆動能力を向上するようにしてもよい。 （iii) 上記実施例では、図１及び図５のＣＭＯＳデコ
ード回路４０，４０Ａを、図２の半導体記憶装置におけ
るプリデコーダ３０内に設ける例について説明したが、
アドレス信号に代えてデコード信号等といった他の信号
を入力する構成にすれば、ワード線ドライバ２２−１〜
２２−ｎの電源コントロールのみでなく、他の回路の制
御等にも適用可能である。
【００４３】例えば、図６は本発明の実施例の他の適用
例を示すもので、相補型ビット線構成のＥＥＰＲＯＭの
概略の回路図である。
例を示すもので、相補型ビット線構成のＥＥＰＲＯＭの
概略の回路図である。
【００４４】このＥＥＰＲＯＭは、複数のワード線Ｘ０
〜Ｘｎとビット線Ｙ０〜Ｙｎとの交差箇所に、フローテ
ィングゲート型のメモリセル１１がそれぞれマトリクス
上に配置されている。そして、逆相制御信号Ｚ０ｂ，Ｚ
１ｂ，…でオン，オフ動作するソース線バイアススイッ
チ１２−０，１２−１，…により、各メモリセル１１が
選択され、ビット線Ｙ０〜Ｙｎ上に読出されたデータ
が、正相制御信号Ｚ０ａ，Ｚ１ａ，…でオン，オフ動作
する列スイッチ１３−０〜１３−ｍを介して、データバ
スＤＢへ出力される。
〜Ｘｎとビット線Ｙ０〜Ｙｎとの交差箇所に、フローテ
ィングゲート型のメモリセル１１がそれぞれマトリクス
上に配置されている。そして、逆相制御信号Ｚ０ｂ，Ｚ
１ｂ，…でオン，オフ動作するソース線バイアススイッ
チ１２−０，１２−１，…により、各メモリセル１１が
選択され、ビット線Ｙ０〜Ｙｎ上に読出されたデータ
が、正相制御信号Ｚ０ａ，Ｚ１ａ，…でオン，オフ動作
する列スイッチ１３−０〜１３−ｍを介して、データバ
スＤＢへ出力される。
【００４５】このようなＥＥＰＲＯＭにおけるソース線
バイアススイッチ１２−０，１２−１，…と列スイッチ
１３−０〜１３−ｍに供給する相補的な制御信号Ｚ０
ｂ，Ｚ１ｂ，…及びＺ０ａ，Ｚ１ａ，…を、図１または
図５のようなＣＭＯＳデコード回路４０，４０Ａで生成
すれば、位相ずれのない的確なアクセスが行える。
バイアススイッチ１２−０，１２−１，…と列スイッチ
１３−０〜１３−ｍに供給する相補的な制御信号Ｚ０
ｂ，Ｚ１ｂ，…及びＺ０ａ，Ｚ１ａ，…を、図１または
図５のようなＣＭＯＳデコード回路４０，４０Ａで生成
すれば、位相ずれのない的確なアクセスが行える。
【００４６】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ＮＡＮＤゲートとＮＯＲゲートを対にし、それら
に正相及び逆相の相補的な入力信号を入力し、相補的な
第１及び第２のデコード信号を出力するようにしたの
で、ＮＡＮＤゲート側とＮＯＲゲート側とのファンアウ
ト数を等しくでき、それによって第１及び第２のデコー
ド信号の位相ずれを防止できる。そのため、第１及び第
２のデコード信号の供給を受ける負荷側の回路に、従来
のような位相ずれによる直流電流が流れることを防止で
き、低消費電力化が可能となる。しかも、ファンアウト
数を等しくできるので、信号伝搬速度を高速にできる。
れば、ＮＡＮＤゲートとＮＯＲゲートを対にし、それら
に正相及び逆相の相補的な入力信号を入力し、相補的な
第１及び第２のデコード信号を出力するようにしたの
で、ＮＡＮＤゲート側とＮＯＲゲート側とのファンアウ
ト数を等しくでき、それによって第１及び第２のデコー
ド信号の位相ずれを防止できる。そのため、第１及び第
２のデコード信号の供給を受ける負荷側の回路に、従来
のような位相ずれによる直流電流が流れることを防止で
き、低消費電力化が可能となる。しかも、ファンアウト
数を等しくできるので、信号伝搬速度を高速にできる。
【００４７】従って、半導体記憶装置等の種々の半導体
集積回路に設ければ、ＣＭＯＳトランジスタの持つ低消
費電力化と回路構成の簡単化という利点に加え、より電
力消費量を少なくできると共に、動作速度をより高速化
できる。
集積回路に設ければ、ＣＭＯＳトランジスタの持つ低消
費電力化と回路構成の簡単化という利点に加え、より電
力消費量を少なくできると共に、動作速度をより高速化
できる。
【図１】本発明の実施例を示すＣＭＯＳデコード回路の
回路図である。
回路図である。
【図２】半導体記憶装置の概略の構成ブロック図であ
る。
る。
【図３】図２中の行デコーダの概略の回路図である。
【図４】図２中のプリデコーダ内のＣＭＯＳデコード回
路の回路図である。
路の回路図である。
【図５】本発明の他の実施例を示すＣＭＯＳデコード回
路の回路図である。
路の回路図である。
【図６】本発明の実施例の他の適用例を示すＥＥＰＲＯ
Ｍの概略の回路図である。
Ｍの概略の回路図である。
５１，５１Ａ ＮＡＮＤゲート ５２，６２ インバータ ６１，６１Ａ ＮＯＲゲート
Claims (1)
- 【請求項１】 ＣＭＯＳトランジスタを用いた半導体集
積回路で構成され、複数の入力信号をデコードして互い
に逆位相の相補的なデコード信号を出力するＣＭＯＳデ
コード回路において、 前記複数の入力信号の否定論理積を求めて第１のデコー
ド信号を出力するＮＡＮＤゲートと、前記複数の入力信
号の逆相の信号の否定論理和を求めて前記第１のデコー
ド信号に対して逆相の第２のデコード信号を出力するＮ
ＯＲゲートとを、対にしてそれらの一対または複数対を
備えたことを特徴とするＣＭＯＳデコード回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3208040A JP3036910B2 (ja) | 1991-08-20 | 1991-08-20 | Ｃｍｏｓデコード回路 |
| US07/931,975 US5311479A (en) | 1991-08-20 | 1992-08-19 | Semiconductor memory device having a CMOS decoding circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3208040A JP3036910B2 (ja) | 1991-08-20 | 1991-08-20 | Ｃｍｏｓデコード回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0548465A true JPH0548465A (ja) | 1993-02-26 |
| JP3036910B2 JP3036910B2 (ja) | 2000-04-24 |
Family
ID=16549654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3208040A Expired - Fee Related JP3036910B2 (ja) | 1991-08-20 | 1991-08-20 | Ｃｍｏｓデコード回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5311479A (ja) |
| JP (1) | JP3036910B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7528631B2 (en) | 2006-08-08 | 2009-05-05 | Samsung Mobile Display Co., Ltd. | Logic gate, scan driver and organic light emitting diode display using the same |
| US8354979B2 (en) | 2006-08-08 | 2013-01-15 | Samsung Display Co., Ltd. | Logic gate, scan driver and organic light emitting diode display using the same |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5546350A (en) * | 1994-04-11 | 1996-08-13 | Mosaid Technologies Incorporated | RAM variable size block write |
| US5528165A (en) * | 1995-04-03 | 1996-06-18 | Sun Microsystems, Inc. | Logic signal validity verification apparatus |
| US5563528A (en) * | 1995-05-02 | 1996-10-08 | Xilinx, Inc. | Multiplexer for programmable logic device |
| US5724302A (en) * | 1995-07-10 | 1998-03-03 | Intel Corporation | High density decoder |
| US6020763A (en) * | 1996-04-23 | 2000-02-01 | International Business Machines Corporation | High speed decoder without race condition |
| DE69630363D1 (de) * | 1996-05-24 | 2003-11-20 | St Microelectronics Srl | Zeilendekodierer für Speicher |
| US5808500A (en) * | 1996-06-28 | 1998-09-15 | Cypress Semiconductor Corporation | Block architecture semiconductor memory array utilizing non-inverting pass gate local wordline driver |
| WO1998036498A1 (en) * | 1997-02-12 | 1998-08-20 | Intel Corporation | High density decoder |
| US6700822B1 (en) | 2002-05-15 | 2004-03-02 | Taiwan Semiconductor Manufacturing Company | Pre-decoder for glitch free word line addressing in a memory device |
| JP2007207380A (ja) * | 2006-02-03 | 2007-08-16 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| US7848173B1 (en) | 2006-10-17 | 2010-12-07 | Marvell International Ltd. | Address decoder |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4344005A (en) * | 1978-07-18 | 1982-08-10 | Rca Corporation | Power gated decoding |
| US4281397A (en) * | 1979-10-29 | 1981-07-28 | Texas Instruments Incorporated | Virtual ground MOS EPROM or ROM matrix |
| JP2689416B2 (ja) * | 1986-08-18 | 1997-12-10 | 日本電気株式会社 | フリツプフロツプ |
| JP2560020B2 (ja) * | 1987-02-18 | 1996-12-04 | 株式会社日立製作所 | 半導体記憶装置 |
| US5132933A (en) * | 1990-12-21 | 1992-07-21 | Schreck John F | Bias circuitry for nonvolatile memory array |
-
1991
- 1991-08-20 JP JP3208040A patent/JP3036910B2/ja not_active Expired - Fee Related
-
1992
- 1992-08-19 US US07/931,975 patent/US5311479A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7528631B2 (en) | 2006-08-08 | 2009-05-05 | Samsung Mobile Display Co., Ltd. | Logic gate, scan driver and organic light emitting diode display using the same |
| US8354979B2 (en) | 2006-08-08 | 2013-01-15 | Samsung Display Co., Ltd. | Logic gate, scan driver and organic light emitting diode display using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3036910B2 (ja) | 2000-04-24 |
| US5311479A (en) | 1994-05-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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