KR950010310B1

KR950010310B1 - 메모리소자의 스페어 디코더회로

Info

Publication number: KR950010310B1
Application number: KR1019920006495A
Authority: KR
Inventors: 전용원
Original assignee: 금성일렉트론주식회사; 문정환
Priority date: 1992-04-17
Filing date: 1992-04-17
Publication date: 1995-09-14
Also published as: KR930022366A

Abstract

내용 없음.

Description

메모리소자의 스페어 디코더회로

제 1 도 내지 제 2 도는 종래 메모리소자의 디코더회로도.

제 3 도는 종래의 디코더 분리회로도.

제 4 도는 본 발명에 따른 메모리소자의 스페어 디코더회로도.

제 5 도는 본 발명에 따른 퓨즈 롬의 다른 실시 회로도.

* 도면의 주요부분에 대한 부호의 설명

10 : 디코더풀업(PULL-UP)회로 20 : 퓨즈 어레이

21~29 : 퓨즈 30 : 스위칭부

40 : 제 1 스위칭부 41~49 : 스위칭회로

50 : 제 2 스위칭부 60 : 디코더분리회로

70 : 프로그래머블 퓨즈롬 어레이 71~79 : 프로그래머블 퓨즈롬

80 : 어드레스 검출회로 81~85 : 신호 발생부

FET1~FET92 : 전계효과 트랜지스터

NAND1~NAND10 : 낸드 게이트 INV1~INV91 : 인버터

본 발명은 메모리소자의 스페어 디코더(Spare Decoder)에 관한 것으로서, 특히 패스트 페이지 모드(Fast Page Mode), 스태틱 컬럼 모드(Static Columm Mode)가 제공되는 메모리소자의 액세스 타임을 신속히 하도록 한 메모리소자의 스페어 디코더회로에 관한 것이다.

종래의 스페어 디코더회로는 제 1 도에 도시된 바와같이 FET1, FET2로 이루어지는 디코더 풀업회로(10)와, 상기 디코더 풀업회로(20)의 출력단에 연결되는 퓨즈 어레이(20)와, 상기 퓨즈 어레이(20)에 직렬 연결되어 퓨즈를 끊어 디코더를 프로그램하고 한쌍의 어드레스신호(An, /An)가 인가되는 스위칭부(30)와, 상기 디코더 풀업회로(20)의 출력단과, 스위칭부(30)의 일측단에 연결되고 칩 인에이블신호(/CE)가 인가되는 스위칭소자의 FET3로 구성되어 있다.

즉, 한쌍의 어드레스신호(An, /An)가 2개일때(n=2)를 가정하여 설명하면, 디코더를 프로그램하기 위하여 한쌍의 어드레스(An, /An)중 1개만의 퓨즈를 차단하게 되어 결국 n숫자만큼의 퓨즈를 끊어야 한다. 상술한 가정에서 n=2라고 하였으므로 두번의 블로잉(Blowing)이 필요하게 된다.

즉, 칩 인에이블신호(/CE)가 "하이"이고 스위칭부(30)인 FET4, FET7에 연결된 퓨즈(21)(24)를 블로잉 하였다고 가정하면 어드레스 신호(/A1, A2)가 모두 "로우"일 때 디코더 출력은 "하이"레벨이 되고, 나머지 경우의 어드레스신호(/A1, /A2)(A1, A2)(A1, /A2)에서는 스위칭부(30)의 FET5, FET6에 의해 풀다운 상태가 된다.

또한, 제 2 도는 종래의 다른 예를 나타낸 디코더 회로도로서 다수의 P모스전계효과 트랜지스터가 병렬 접속되어 다수의 한쌍의 어드레스신호가 인가되고 디코더신호를 출력하는 제 1 스위칭부(40)와, 상기 제 1 스위칭부(40)의 출력단에는 2개의 N모스 전계효과 트랜지스터가 병렬 접속되고, 한쌍의 어드레스신호가 인가되고 퓨즈를 블로잉 하는 스위칭회로(41)를 다수개 구성하되, 상기 다수의 스위칭회로(41~49)가 직렬 접속된 제 2 스위칭부(50)를 구비하고, 상기 제 2 스위칭부(50)의 최종 스위칭회로(49) 출력단은 제3도와 같은 디코더 분리회로(60)에 연결되어 구성된다.

이러한 종래의 기술은 일본 공개특허초록 소 60-80200 및 소61-123100에도 공개되어 있다.

전술한 바와 같이 한쌍의 어드라인(An, /An)이 2개일때를 설명하면 제1 및 제 2 스위칭부(40)(50)의 FET30, FET33, FET40, FET43에 연결된 퓨즈를 블로잉하였다고 했을 때 어드레스 신호(/A1, A2)가 모두 "하이"이면 제1, 제 2 스위칭부(40)(50)의 FET31, FET32는 턴오프상태가 되고, FET41, FET42는 턴온되어 제 3 도에서의 퓨즈도 같이 블로잉하고 칩 인에이블신호(/CE)가 "로우"레벨이 되면 A노드는 "하이" B노든 "로우", C노드는 "하이"가 되어 FET50을 턴온시켜 노드D를 "로우"레벨로 만들게 되어 디코더 출력을 "로우"로 만들어 제 2 도의 분리회로에 인가되어 디코더 출력은 V_SS사이에 전류 경로가 생겨 디코더 출력을 "로우"레벨로 만든다. 나머지 경우의 한쌍의 어드레스신호(/A1, /A2)(A1, A2)(A1, /A2)일 때는 풀다운되는 경로가 없게 된다.

상기와 같은 종래의 메모리 소자의 스페어 디코더회로에서 전자의 경우에는 칩 인에이블신호 인가시 V_CC와 V_SS레벨사이의 전류 경로에 의해 전력소비가 높을 뿐만 아니라 그라운드 노이즈에 취약하여 안정된 동작이 어렵게 된다. 또한, 후자의 경우에는 퓨즈 블로잉을 다른 구조의 디코더보다 P모스와 N모스를 같이 블로잉하여 퓨즈 블로잉 수가 2배가 되어 리페어 타임(REPAIR TIME)이 길어지게 되는 문제점이 발생하게 된다.

본 발명은 전력소모가 적고 퓨즈 블로잉 횟수도 최소화하여 어드레스 입력이외의 다른 콘트롤 신호가 필요없도록 한 것으로서, 본 발명의 목적은 프로그램이 가능한 다수개의 프로그래머블 퓨즈롬으로 이루어진 프로그래머블 퓨즈롬어레이와, 상기 프로그래머블 퓨즈롬어레이의 출력신호와 어드레스 입력신호를 받아서 비교하여 하나의 신호를 만드는 비교회로를 구비 하여서 된 메모리소자의 스페어 디코더회로를 제공하는 데 있다.

구체적인 구성에서, 프로그래머블 퓨즈 롬(71)은 전원측에 일측단자가 연결된 퓨즈(21)와, 상기 퓨즈(21)의 타측 단자에 드레인이 연결되고 소오스가 접지와 접속되는 FET71와, 상기 퓨즈(21)와 FET71 접속점에 입력이 연결되고 출력이 상기 FET71의 게이트에 연결된 인버터(INV1)로 구성된다.

또, 프로그래머블 퓨즈롬(71)은 칩 인에이블신호(/CE)가 게이트단에 인가되는 두개의 FET91, FET92를 퓨즈(21)와 전원(V_CC)사이 및 인버터(INV1)의 입력과 접지 사이에 연결하여서 된다.

그리고, 비교회로는, 각 프로그래머블 퓨즈롬의 출력과 한쌍의 어드레스 신호 중의 하나의 어드레스신호를 조합하는 제 1 낸드게이트(NAND1)(NAND2)와, 한쌍의 어드레스 신호에 연결된 두개의 제 1 낸드 게이트신호를 조합하는 제 2 낸게이트(NAND7)로 이루어진 다수의 신호발생부(81~85)와, 상기 다수의 신호발생부(81~85)의 출력단에 연결되고 디코더신호를 출력하는 제 3 낸드게이트(NAND10)로 이루어진다.

상기와 같이 이루어진 본 발명은 먼저 제 4 도에서 한쌍의 어드레스라인(An, /An)이 2개(n=2)일 때를 설명하면, 프로그래머블 퓨즈를 어레이(70)의 FET71, FET74의 퓨즈를 블로잉하였다고 가정하면, FET71, FET74의 드레인은 누설에 의해 "로우"상태로 래치를 하고 인버터(INV1)(INV4)에서 위상 반전되어 "하이"상태로 유지된다.

또한, 프로그래머블 퓨즈롬 어레이(70)의 FET72, FET73의 드레인단은 V_CC로 연결되어 있어 인버터(INV2)(INV3)의 출력은 반전되어 항상 "로우"레벨이 출력된다.

이때, 어드레스 신호(A1, /A2)가 "하이"가 되면 신호발생부(81)(82)의 제 2 낸드게이트(NAND7)(NAND8)의 출력은 모두 "하이"가 되어 제 3 낸드게이트(NAND10)에서 조합된 디코더 출력은 "로우"레벨이 되고, 나머지 어드레스신호(A1, A2)(/A1, /A2)(A1, A2)일 경우에는 디코더 출력이 "하이"를 유지하게 된다.

한편, 프로그래머블 퓨즈롬(71)(73)의 퓨즈(21)(23)가 블로잉되었을 때 제 5 도에 도시된 바와같이 칩 인에이블신호(/CE)가 "하이"상태일 때 E노드는, FET91이 턴오프가 되고, FET71은 턴온되어 "로우"상태를 유지하고 인버터(INV1)에서 반전되어 "하이"레벨을 유지하게 된다.

또한, E노드의 퓨즈(21)가 블로잉되지 않으면 칩 인에이블신호(/CE)가 "로우"가 될 때 FET91은 턴온상태로 변하고, FET71은 턴오프되어 E노드는 "하이"가 되고 인버터(INV1)에서 반전하여 "로우"레벨이 출력된다.

이 때, FET91, FET92의 전류 드라이브 능력은 FET91이 크게 되도록 한다.

한편, 퓨즈(21)가 블로잉 되었을 때는 FET91의 드레인은 퓨즈(21)가 블로잉 되어 끊어졌기 때문에 E노드의 전류경로가 없어 FET71이 턴오프되어도 인버터(INV1)와 FET92에 의해 E도는 "로우"상태를 유지하게 된 것이다.

이상에서 상술한 바와 같이 본 발명은 다수의 퓨즈롬을 갖는 프로그래머블 퓨즈롬 어레이와, 디코더신호를 출력하는 디코더 검출회로 및 초기화 회로를 구성함으로써 전력소모가 적고 퓨즈 블로잉 횟수도 최소화하여 어드레스 입력이외의 다른 코트롤신호가 필요없게 되어 메모리소자의 액세스타임을 신속히 이루어질 수 있도록 하는 효과를 제공하게 된다.

Claims

프로그램이 가능한 다수의 프로그래머블 퓨즈롬으로 이루어진 프로그래머블 퓨즈롬어레이와, 상기 프로그래머블 퓨즈롬어레이의 출력신호와 어드레스 입력신호를 바아서 비교하여 하나의 신호를 만드는 비교회로를 구비하여서 된 메모리 소자의 스페어 디코더 회로.
제 1 항에 있어서 상기 프로그램버블 퓨즈롬은 전원측에 일측단자가 연결된 퓨즈와, 상기 퓨즈의 타측단자에 소스가 연결되고 드레인이 접지와 접속되는 FET71와, 상기 퓨즈와 FET71 접속점에 입력이 연결되고 출력이 상기 FET71의 게이트에 연결된 인버터(FET1)로 구성된 것을 특징으로 하는 메모리 소자의 스페어 디코더 회로.
제 2 항에 있어서, 상기 프로그래머블 퓨즈롬은 칩 인에이블신호가 게이트단에 인가되는 두개의 FET91, FET92를 퓨즈(21)와 전원(V_SS) 사이 및 인버터(INV)의 입력과 접지사이에 연결하여서 된 것을 특징으로 하는 메모리소자의 스페어 디코더 회로.
제 1 항에 있어서, 상기 비교회로는, 상기 각 프로그래머블 퓨즈롬의 출력과 한쌍의 어드레스 신호 중의 하나의 어드레스신호를 조합하는 제 1 낸드게이트(NAND1)(NAND2)와, 상기 한쌍의 어드레스 신호에 연결된 두개의 제 1 낸드게이트 신호를 조합하는 제 2 낸드게이트(NAND7)로 이루어진 다수의 신호발생부와, 상기 다수의 신호발생부의 출력단에 연결되고 디코더신호를 출력하는 제 3 낸드게이트(NAND10)로 이루어진 것이 특징이 메모리소자의 스페어 디코더 회로.