JP3553399B2 - バスドライバ回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積装置（以下、ＬＳＩという）に使用され、バスを駆動してバス上のデータを設定するバスドライバ回路に関するものである。
【０００２】
【従来の技術】
ＬＳＩに組込まれるバスドライバ回路には、入力２値信号が“０”のときにオンするトランジスタとイネーブル信号が“１”のときにオンするトランジスタとを、グランド及びバス間に直列に接続しておき、これらのトランジスタがオンしたときに、予め“１”レベルにプリチャージされたバスをグランド電位に駆動して該バス上のデータを“０”にするプリチャージ方式の回路がある。入力２値信号の数が複数の場合には、それらの２個のトランジスタで構成されるスイッチングパスを、グランドとバスとの間に入力２値信号の数だけ並列に接続している。
【０００３】
複数の入力２値信号を入力するプリチャージ方式のバスドライバ回路の他の例では、各入力２値信号と該各入力２値信号に対応するイネーブル信号の逆相信号との論理和をそれぞれ求める複数のＯＲ回路と、これらのＯＲ回路の出力信号の否定論理積をとるＮＡＮＤ回路とを設け、バスとグランドとの間に接続されたトランジスタをＮＡＮＤ回路の出力信号でオンにするようにしている。そのトランジスタがオンすることにより、バスに予めプリチャージされた“１”が“０”にプルダウンされる。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のプリチャージ方式のバスドライバ回路では、次のような課題があった。
複数のトランジスタをバスに並列接続したバスドライバ回路では、これらのトランジスタの寄生容量がバスに接続されている。そのため、バスのレベルを“１”にプリチャージし、入力２値信号が“０”のときに該バスのレベルを“０”に変化させるための必要時間が、入力２値信号の数に応じて多くなるという課題があった。
【０００５】
これに対し、ＮＡＮＤ回路及び複数のＯＲ回路を用いるバスドライバ回路では、バスに接続されているプルダウンするためのトランジスタは１個なので寄生容量は無視できる。ところが、入力２値信号の数をｎとするとイネーブル信号の数もｎとなり、ＯＲ回路の数がｎ個になってＮＡＮＤ回路の入力数がｎになる。入力数がｎのＮＡＮＤ回路は２ｎ個のトランジスタで構成され、各ＯＲ回路は６個のトランジスタで構成さる。そのため、例えば入力２値信号の数が３の場合には、ＮＡＮＤ回路及び複数のＯＲ回路を構成するのに、合計２４個のトランジスタが必要となり、回路規模が大きくなるという課題があった。
【０００６】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明は、バスと、プリチャージ信号が有効になったときにこのバスを“１”にプリチャージする充電手段とを有するＬＳＩに設けられ、データを“１”または“０”でそれぞれ示す複数の入力２値信号と、各入力２値信号の選択または非選択を“１”または“０”でそれぞれ示す複数のイネーブル信号とを入力し、複数の入力２値信号のうちのいずれかがイネーブル信号によって選択されると共に該入力２値信号の論理レベルが“０”になったときには、“１”にプリチャージされたバスを駆動して“０”にプルダウンするバスドライバ回路において、次のような第１のトランジスタ、ＯＲ回路及び複数のスイッチングパスとを備えている。
【０００７】
前記第１のトランジスタは、制御電極が“１”になったときにオンしてバスと第１の接続ノードとを接続するトランジスタである。ＯＲ回路は、複数のイネーブル信号の論理和を求めて第１のトランジスタの制御電極に与えるものである。複数のスイッチングパスは、複数の入力２値信号毎に設けられ、対応する入力２値信号が“１”のときにオフし入力２値信号が“０”のときにオンする第２のトランジスタと、この入力２値信号に対応するイネーブル信号が“０”のときにオフし該イネーブル信号が“１”のときにオンする第３のトランジスタとをそれぞれ有し、第２のトランジスタ及び第３のトランジスタが第１の接続ノードと前記バスの“０”を設定するグランドとの間にそれぞれ直列に接続されたものである。
【０００８】
このような構成を採用したことにより、充電手段により、バスが“１”にプリチャージされた後、複数の入力２値信号のうちのいずれかが“０”になり、かつ、その入力２値信号に対応するイネーブル信号が“１”になれば、ＯＲ回路は第１のトランジスタの制御電極に“１”を与えて該第１のトランジスタをオンにする。このとき、“０”の論理レベルをとる入力２値信号に対応するスイッチングパスにより、第１のノードを介してバスとグランドとが接続されるので、バス上のデータが“０”に設定される。ここで、バスには、“０”にプルダウンするためのトランジスタが第１のトランジスタだけになっている。そのため、バスに余分な寄生容量が付かず、バスの論理レベルの変化が早い
【０００９】
第２の発明では、バスと充電手段とを有するＬＳＩに設けられ、データを“１”または“０”でそれぞれ示す複数の入力２値信号と、各入力２値信号の選択及び非選択を２値の論理レベルでそれぞれ示す複数のイネーブル信号とを入力し、複数の入力２値信号のうちのいずれかがイネーブル信号によって選択されると共にその入力２値信号の論理レベルが“０”になったときには、“１”にプリチャージされたバスを駆動して“０”にプルダウンするバスドライバ回路において、次のような第１のトランジスタ、複数のスイッチングパス、及び第４のトランジスタを備えている。
【００１０】
第１のトランジスタは、制御電極が第１の電源電位に駆動されたときにオンし、バスと該バスにおける“０”を設定するグランドとの間を接続するトランジスタである。複数のスイッチングパスは、複数の入力２値信号毎に設けられて対応する入力２値信号の論理レベルに基づきオン、オフする第２のトランジスタと、第２のトランジスタに直列に接続され、入力２値信号に対応するイネーブル信号の論理レベルに基づきオン、オフする第３のトランジスタとをそれぞれ有し、これらの直列の第２のトランジスタ及び第３のトランジスタが第１のトランジスタの制御電極と第１の電源電位との間にそれぞれ接続されたものである。第４のトランジスタは、第１のトランジスタの制御電極と第２の電源電位との間に接続された常時オン状態のトランジスタであってその第２の電源電位で第１のトランジスタの制御電極を駆動するトランジスタである。
【００１１】
そして、各スイッチングパスは、対応する入力２値信号が“０”でかつ入力２値信号に対応するイネーブル信号が選択を示すときに第１のトランジスタの制御電極を第１の電源電位で駆動する構成にしている。
このような構成を採用したことにより、複数の入力２値信号のうちのいずれかが“０”、かつ、この入力２値信号に対応するイネーブル信号が選択を示すと、これらに対応して設けられたスイッチングパスにより、第１のトランジスタの制御電極が第１の電源電位に駆動され、該第１のトランジスタがオンする。よって、充電手段により“１”にプリチャージされたバスが、グランドに接続されて該バス上のデータが“０”になる。ここで、バスには“０”にプルダウンするためのトランジスタが第１のトランジスタしか接続されていないので、バスに余分な寄生容量が付かないため、バスの論理レベルの変化が早い。
【００１２】
第３の発明では、バスと充電手段とを有するＬＳＩに設けられ、データを“１”または“０”でそれぞれ示す複数の入力２値信号と、各入力２値信号の選択及び非選択を２値の論理レベルでそれぞれ示す複数のイネーブル信号とを入力し、複数の入力２値信号のうちのいずれかがイネーブル信号によって選択されると共にその入力２値信号の論理レベルが“０”になったときには、“１”にプリチャージされたバスを駆動して“０”にプルダウンするバスドライバ回路において、次のような第１のトランジスタ、複数のスイッチングパス、及び第４のトランジスタを備えている。
【００１３】
第１のトランジスタは、制御電極が第１の電源電位で駆動されたときにオンし、バスにおける“０”レベルを設定するグランドとそのバスとの間を接続するトランジスタである。複数のスイッチングパスは、各入力２値信号毎に設けられ、対応する入力２値信号の論理レベル基づきオン、オフする第２のトランジスタと、第２のトランジスタに直列に接続され、この入力２値信号に対応するイネーブル信号の論理レベルに基づきオン、オフする第３のトランジスタとをそれぞれ有し、該直列の第２のトランジスタ及び第３のトランジスタが第１のトランジスタの制御電極と第１の電源電位との間にそれぞれ接続されたものである。第４のトランジスタは、第１のトランジスタの制御電極と第２の電源電位との間に接続され、バスの論理レベルを検知し、論理レベルが“１”のときにオンして該第２の電源電位で第１のトランジスタの制御電極を駆動するトランジスタである。
そして、各スイッチングパスは、対応する入力２値信号が“０”でかつ該入力２値信号に対応するイネーブル信号が選択を示すときに第１のトランジスタの制御電極を第１の電源電位で駆動する構成にしている。
【００１４】
このような構成を採用したことにより、複数の入力２値信号のうちのいずれかが“０”、かつ、この入力２値信号に対応するイネーブル信号が選択を示すと、これらに対応して設けられたスイッチングパスにより、第１のトランジスタの制御電極が第１の電源電位に駆動され、該第１のトランジスタがオンする。よって、充電手段により“１”にプリチャージされたバスが、グランドに接続されて該バス上のデータが“０”になる。ここで、バスには“０”にプルダウンするためのトランジスタが第１のトランジスタしか接続されていないので、バスに余分な寄生容量が付かないため、バスの論理レベルの変化が早い。また、第４のトランジスタはバスが“０”になったときにはオフ、常時オンとはならない。
【００１５】
第４の発明では、バスと充電手段とを有するＬＳＩに設けられ、データを“１”または“０”でそれぞれ示す複数の入力２値信号と、各入力２値信号の選択及び非選択を２値の論理レベルでそれぞれ示す複数のイネーブル信号とを入力し、複数の入力２値信号のうちのいずれかがイネーブル信号によって選択されると共にその入力２値信号の論理レベルが“０”になったときには、“１”にプリチャージされたバスを駆動して“０”にプルダウンするバスドライバ回路において、次のような第１のトランジスタ、複数のスイッチングパス、及び第４のトランジスタを備えている。
【００１６】
第１のトランジスタは、制御電極が第１の電源電位で駆動されたときにオンし、バスにおける“０”レベルを設定するグランドとそのバスとの間を接続するトランジスタである。複数のスイッチングパスは、各入力２値信号毎に設けられ、対応する入力２値信号の論理レベル基づきオン、オフする第２のトランジスタと、第２のトランジスタに直列に接続され、この入力２値信号に対応するイネーブル信号の論理レベルに基づきオン、オフする第３のトランジスタとをそれぞれ有し、該直列の第２のトランジスタ及び第３のトランジスタが第１のトランジスタの制御電極と第１の電源電位との間にそれぞれ接続されたものである。第４のトランジスタは、第１のトランジスタの制御電極と第２の電源電位との間に接続され、プリチャージ信号からバスの論理レベルを推定し、論理レベルが“１”のときにオンして該第２の電源電位で第１のトランジスタの制御電極を駆動するトランジスタである。
そして、各スイッチングパスは、対応する入力２値信号が“０”でかつ該入力２値信号に対応するイネーブル信号が選択を示すときに第１のトランジスタの制御電極を第１の電源電位で駆動する構成にしている。
【００１７】
このような構成を採用したことにより、複数の入力２値信号のうちのいずれかが“０”、かつ、この入力２値信号に対応するイネーブル信号が選択を示すと、これらに対応して設けられたスイッチングパスにより、第１のトランジスタの制御電極が第１の電源電位に駆動され、該第１のトランジスタがオンする。よって、充電手段により“１”にプリチャージされたバスが、グランドに接続されて該バス上のデータが“０”になる。ここで、バスには“０”にプルダウンするためのトランジスタが第１のトランジスタしか接続されていないので、バスに余分な寄生容量が付かないため、バスの論理レベルの変化が早い。また、第４のトランジスタはプリチャージ信号が有効な時だけオンする。
【００１８】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示すバスドライバ回路の回路図である。
このバスドライバ回路は、バスＢＵＳと該バスＢＵＳをプリチャージする充電手段であるＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）１とを有するＬＳＩに設けられた回路である。
ＰＭＯＳ１は、プリチャージ信号ＰＲＥＢが有効な“０”になったときにオンして電源とバスＢＵＳとを接続し、該バスＢＵＳを“１”にプリチャージする機能を有している。これに対し、バスドライバ回路は、予め“１”にプリチャージされたバスＢＵＳを、３つの入力２値信号Ｄ１，Ｄ２，Ｄ３のうちいずれかが“０”レベルになった場合にグランドＧに接続し、該バスＢＵＳ上のデータを“０”に設定する回路であり、該バスＢＵＳと第１の接続ノードＮ１との間に接続された第１のトランジスタであるＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２を備えている。
【００１９】
接続ノードＮ１とグランドとの間に、入力２値信号Ｄ１〜Ｄ３ごとに設けられた３つのスイッチングパス３，４，５が並列に接続されている。これらのスイッチングパス３〜５の構成は、同様であり、各入力２値信号Ｄ１〜Ｄ３の選択及び非選択を“１”または“０”でそれぞれ示すイネーブル信号Ｅ１，Ｅ２，Ｅ３をゲートに入力する第３のトランジスタのＮＭＯＳ３ａ，４ａ，５ａと、入力２値信号Ｄ１，Ｄ２，Ｄ３の逆相信号Ｄ１Ｂ，Ｄ２Ｂ，Ｄ３Ｂをゲートに入力する第２のトランジスタであるＮＭＯＳ３ｂ，４ｂ，５ｂとでそれぞれ構成されている。各ＮＭＯＳ３ａ〜５ａと各ＮＭＯＳ３ｂ〜５ｂとが、それぞれ直列に接続されている。
ＮＭＯＳ２の制御電極であるゲートには、３本のイネーブル信号Ｅ１，Ｅ２，Ｅ３の論理和を求める３入力ＯＲ回路６の出力端子が接続されている。
【００２０】
次に、このバスドライバ回路の動作を説明する。
プリチャージ信号ＰＲＥＢが“０”となってＰＭＯＳ１がオンし、バスＢＵＳが“１”にプリチャージされる期間には、イネーブル信号Ｅ１，Ｅ２，Ｅ３がいずれも“０”であり、ＮＭＯＳ２がオフしている。プリチャージが終了してプリチャージ信号ＰＲＥＢが“１”となってＰＭＯＳ１がオフした後、例えば、入力２値信号Ｄ１が“０”になってその逆相信号Ｄ１Ｂが“１”になり、かつ、それに対応するイネーブル信号Ｅ１が“１”になると、ＯＲ回路６の出力信号が“１”になってＮＭＯＳ２がオンすると共に、ＮＭＯＳ３ａ，３ｂがオンする。これにより、バスＢＵＳが、“０”を設定するグランドに接続され、該バスＢＵＳ上のデータが“０”に変化する。
【００２１】
図２（ａ），（ｂ）は、バスＢＵＳとＮＭＯＳ２，３ａ〜５ａの接続関係を示す図であり、この図２を参照しつつ、図１のバスドライバ回路の利点を説明する。
この第１の実施形態では、バスドライバ回路を、ＮＭＯＳ２と入力２値信号ごとに設けられたスイッチングパス３，４，５と、ＯＲ回路６とで構成し、該ＮＭＯＳ２がオンしたときだけ、スイッチングパス３〜４とバスＢＵＳとが接続される構成にしている。そのため、バスＢＵＳに直接接続されるトランジスタの寄生容量は、図２（ａ）のように、ＮＭＯＳ２の寄生容量だけとなる。これに対し、図２（ｂ）のように、複数のスイッチングパスを直接バスＢＵＳに接続した従来のバスドライバ回路では、ＮＭＯＳ３ａ〜５ａの寄生容量がバスＢＵＳに接続されることになる。よって、図１のバスドライバ回路では、複数のスイッチングパスを直接バスＢＵＳに並列に接続した従来のバスドライバ回路よりも、バスＢＵＳのレベルを速く変化させることができる。
さらに、ＯＲ回路６は、８個のトランジスタで構成することができるので、複数のＯＲ回路とＮＡＮＤ回路とを備えた従来のバスドライバ回路に比べて、回路規模が小さい。
【００２２】
第２の実施形態
図３は、本発明の第２の実施形態を示すバスドライバ回路の回路図である。
このバスドライバ回路は、第１の実施形態と同様に、バスＢＵＳと該バスＢＵＳをプリチャージする充電手段であるＰＭＯＳ１１とを有するＬＳＩに設けられた回路であり、バスＢＵＳとグランドとの間に接続された第１のトランジスタであるＮＭＯＳ１２と、該ＮＭＯＳ１２のゲートと第１の電源電位を発生する電源との間に並列に接続された３本のスイッチングパス１３，１４，１５と、該ＮＭＯＳ１２のゲートと第２の電源電位であるグランドとの間に接続された第４のトランジスタであるＮＭＯＳ１６とを備えている。ＮＭＯＳ１６のゲートは電源電位に接続され、常時オンしている。
【００２３】
スイッチングパス１３〜１５の構成は、同様であり、各入力２値信号Ｄ１〜Ｄ３の非選択及び選択を“１”または“０”でそれぞれ示すイネーブル信号Ｅ１Ｂ，Ｅ２Ｂ，Ｅ３Ｂをゲートに入力する第３のトランジスタであるＰＭＯＳ１３ａ，１４ａ，１５ａと、入力２値信号Ｄ１，Ｄ２，Ｄ３をゲートに入力する第２のトランジスタであるＰＭＯＳ１３ｂ，１４ｂ，１５ｂとでそれぞれ構成されている。各ＰＭＯＳ１３ａ〜１５ａとＰＭＯＳ１３ｂ〜１５ｂとが、それぞれ直列に接続されている。
【００２４】
次に、このバスドライバ回路の動作を説明する。
プリチャージ信号ＰＲＥＢが“０”となってＰＭＯＳ１１がオンし、バスＢＵＳが“１”にプリチャージされる期間には、イネーブル信号Ｅ１Ｂ，Ｅ２Ｂ，Ｅ３Ｂがいずれも“１”であり、オン状態のＮＭＯＳ１６によってＮＭＯＳ１２がオフしている。プリチャージが終了してプリチャージ信号ＰＲＥＢが“１”となってＰＭＯＳ１１がオフした後、例えば、入力２値信号Ｄ１が“０”になり、かつ、それに対応するイネーブル信号Ｅ１Ｂが“０”になると、ＰＭＯＳ１３ａ，１３ｂがオンする。ここで、ＰＭＯＳ１３ａ，１３ｂの駆動能力をＮＭＯＳ１６の駆動能力よりも大きくしておくと、ＮＭＯＳ１２のゲートが該ＰＭＯＳ１３ａ，１３ｂを介して電源によって駆動され、このＮＭＯＳ１２がオンする。これにより、バスＢＵＳが、“０”を設定するグランドに接続され、該バスＢＵＳ上のデータが“０”に変化する。
【００２５】
以上のように、この第２の実施形態では、バスドライバ回路をＮＭＯＳ１２と入力２値信号ごとに設けられたスイッチングパス１３，１４，１５と、ＮＭＯＳ１６とで構成し、スイッチングパス１３〜１５とバスＢＵＳとが接続されない構成にしたので、バスＢＵＳに直接接続されるプルダウン用のトランジスタがＮＭＯＳ１２のみとなり、バスＢＵＳに接続される寄生容量が減じられ、第１の実施形態と同様に、複数のスイッチングパスをバスＢＵＳに並列に直接接続した従来のバスドライバ回路よりも、該バスＢＵＳのレベルを速く変化させることができる。その上、複数のＯＲ回路とＮＡＮＤ回路とを備えた従来のバスドライバ回路に比べて、回路規模を小さくできる。
【００２６】
第３の実施形態
図４は、本発明の第３の実施形態を示すバスドライバ回路の回路図である。
このバスドライバ回路は、第１の実施形態と同様に、バスＢＵＳと該バスＢＵＳをプリチャージする充電手段であるＰＭＯＳ２１とを有するＬＳＩに設けられた回路であり、バスＢＵＳとグランドとの間に接続された第１のトランジスタであるＮＭＯＳ２２と、該ＮＭＯＳ２２のゲートと第１の電源電位を発生する電源との間に並列に接続された３本のスイッチングパス２３，２４，２５と、該ＮＭＯＳ２２のゲートと第２の電源電位であるグランドとの間に接続された第４のトランジスタであるＮＭＯＳ２６とを備えている。ＮＭＯＳ２６のゲートはバスＢＵＳに接続され、該バスＢＵＳのレベルに基づきオン、オフする構成になっている。
【００２７】
スイッチングパス２３〜２５の構成は、同様であり、各入力２値信号Ｄ１〜Ｄ３の非選択及び選択を“１”または“０”でそれぞれ示すイネーブル信号Ｅ１Ｂ，Ｅ２Ｂ，Ｅ３Ｂをゲートに入力する第３のトランジスタであるＰＭＯＳ２３ａ，２４ａ，２５ａと、入力２値信号Ｄ１，Ｄ２，Ｄ３をゲートに入力する第２のトランジスタであるＰＭＯＳ２３ｂ，２４ｂ，２５ｂとでそれぞれ構成されている。各ＰＭＯＳ２３ａ〜２５ａとＰＭＯＳ２３ｂ〜２５ｂとが、それぞれ直列に接続されている。
【００２８】
次に、このバスドライバ回路の動作を説明する。
プリチャージ信号ＰＲＥＢが“０”となってＰＭＯＳ２１がオンし、バスＢＵＳが“１”にプリチャージされる期間には、イネーブル信号Ｅ１Ｂ，Ｅ２Ｂ，Ｅ３Ｂがいずれも“１”であり、バスＢＵＳが“０”の場合にはＮＭＯＳ２２がオフしている。プリチャージが終了するとバスＢＵＳのレベルが“１”になり、かつ、プリチャージ信号ＰＲＥＢが“１”となってＰＭＯＳ２１がオフする。この状態では、ＮＭＯＳ２６がオンし、ＮＭＯＳ２２がオフする。ここで、例えば入力２値信号Ｄ１が“０”になり、かつ、それに対応するイネーブル信号Ｅ１Ｂが“０”になると、ＰＭＯＳ２３ａ，２３ｂがオンする。ＰＭＯＳ２３ａ，２３ｂの駆動能力をＮＭＯＳ２６の駆動能力よりも大きくしておくと、ＮＭＯＳ２２のゲートが電源によって駆動され、このＮＭＯＳ２２がオンする。これにより、バスＢＵＳが、“０”を設定するグランドに接続され、該バスＢＵＳ上のデータが“０”に変化する。
【００２９】
以上のように、この第３の実施形態では、バスドライバ回路をＮＭＯＳ２２と入力２値信号ごとに設けられたスイッチングパス２３，２４，２５と、ＮＭＯＳ２６とで構成し、スイッチングパス２３〜２５とバスＢＵＳとが接続されない構成にしたので、バスＢＵＳに直接接続されるプルダウン用のトランジスタがＮＭＯＳ２２のみとなり、バスＢＵＳに接続された寄生容量が減じられる。よって、第２の実施形態と同様に、複数のスイッチングパスをバスＢＵＳに直接並列に接続した従来のバスドライバ回路よりも、該バスＢＵＳのレベルを速く変化させることができる。その上、複数のＯＲ回路とＮＡＮＤ回路とを備えた従来のバスドライバ回路に比べて、回路規模を小さくできる。さらに、ＮＭＯＳ２６がバスＢＵＳの論理レベルでオン、オフするので、第２の実施形態よりも、消費電流を抑えることができる。
【００３０】
第４の実施形態
図５は、本発明の第４の実施形態を示すバスドライバ回路の回路図である。
このバスドライバ回路は、第１の実施形態と同様に、バスＢＵＳと該バスＢＵＳをプリチャージする充電手段であるＰＭＯＳ３１とを有するＬＳＩに設けられた回路であり、バスＢＵＳとグランドとの間に接続された第１のトランジスタであるＮＭＯＳ３２と、該ＮＭＯＳ３２のゲートと第１の電源電位を発生する電源との間に並列に接続された３本のスイッチングパス３３，３４，３５と、該ＮＭＯＳ３２のゲートと第２の電源電位であるグランドとの間に接続された第４のトランジスタであるＮＭＯＳ３６とを備えている。ＮＭＯＳ３６のゲートには、プリチャージ信号ＰＲＥＢがインバータ３７を介して入力され、該プリチャージ信号ＰＲＥＢのレベルに基づきオン、オフする構成になっている。
【００３１】
スイッチングパス３３〜３５の構成は、同様であり、各入力２値信号Ｄ１〜Ｄ３の非選択及び選択を“１”または“０”でそれぞれ示すイネーブル信号Ｅ１Ｂ，Ｅ２Ｂ，Ｅ３Ｂをゲートに入力する第３のトランジスタであるＰＭＯＳ３３ａ，３４ａ，３５ａと、入力２値信号Ｄ１，Ｄ２，Ｄ３をゲートに入力する第２のトランジスタであるＰＭＯＳ３３ｂ，３４ｂ，３５ｂとでそれぞれ構成されている。各ＰＭＯＳ３３ａ〜３５ａとＰＭＯＳ３３ｂ〜３５ｂとが、それぞれ直列に接続されている。
【００３２】
次に、このバスドライバ回路の動作を説明する。
プリチャージ信号ＰＲＥＢが“０”となってＰＭＯＳ３１がオンし、バスＢＵＳが“１”にプリチャージされる期間には、イネーブル信号Ｅ１Ｂ，Ｅ２Ｂ，Ｅ３Ｂがいずれも“１”であり、バスＢＵＳが“０”の場合にはＮＭＯＳ３２がオフしている。プリチャージが終了するとバスＢＵＳのレベルが“１”になり、かつ、プリチャージ信号ＰＲＥＢが“１”となってＰＭＯＳ３１がオフする。この状態では、ＮＭＯＳ３６がオンし、ＮＭＯＳ３２がオフしている。ここで、例えば入力２値信号Ｄ１が“０”になり、かつ、それに対応するイネーブル信号Ｅ１Ｂが“０”になると、ＰＭＯＳ３３ａ，３３ｂがオンする。ＮＭＯＳ３２のゲートが電源によって駆動され、このＮＭＯＳ３２がオンする。よって、バスＢＵＳが、“０”を設定するグランドに接続され、該バスＢＵＳ上のデータが“０”に変化する。
【００３３】
以上のように、この第４の実施形態では、バスドライバ回路をＮＭＯＳ３２と入力２値信号ごとに設けられたスイッチングパス３３，３４，３５と、ＮＭＯＳ３６とで構成し、スイッチングパス３３〜３５とバスＢＵＳとが接続されない構成にしたので、バスＢＵＳに直接接続されるプルダウン用のトランジスタがＮＭＯＳ３２のみとなり、バスＢＵＳに接続される寄生容量が減じられ、第２の実施形態と同様に、複数のスイッチングパスをバスＢＵＳに直接並列に接続した従来のバスドライバ回路よりも、バスＢＵＳのレベルを速く変化させることができる。その上、複数のＯＲ回路とＮＡＮＤ回路とを備えた従来のバスドライバ回路に比べて、回路規模を小さくできる。さらに、ＮＭＯＳ３６のオン、オフがプリチャージ信号ＰＲＥＢの論理レベルで制御されるので、第２の実施形態よりも、消費電流を抑えることができるばかりでなく、ＮＭＯＳ３２のオン、オフ切り替えを第３の実施形態よりも速めることができる。
【００３４】
なお、本発明は、上記実施形態に限定されず種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（１） スイッチングパス３〜５を構成するＮＭＯＳはＰＭＯＳに、スイッチングパス１３〜１５，２３〜２５，３３〜３５を構成するＰＭＯＳはＮＭＯＳに、適宜に変更可能である。
（２） ＮＭＯＳ１２，２２，２３は、ＰＭＯＳで構成してもよい。この場合、スイッチングパス１３〜１５，２３〜２５，３３〜３５を、そのＰＭＯＳのゲートとグランドとの間に接続し、ＮＭＯＳ１６，２６，３６をそのＰＭＯＳのゲートと電源との間に接続するようにすればよい。
（３） 第１〜第４の実施形態ではＰＭＯＳ及びＮＭＯＳを用いた例を説明したが、ｎｐｎトランジスタやｐｎｐトランジスタ等で構成することも可能である。
（４） 第１〜第４の実施形態では、入力２値信号の数を３としているが、スイッチングパス３〜５，１３〜１５，２３〜２５，３３〜３５の数を増加させることにより、その入力２値信号の数をさらに増加させることも可能である。
【００３５】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、制御電極が“１”になったときにオンしてバスと第１の接続ノードとを接続する第１のトランジスタと、複数のイネーブル信号の論理和を求めて第１のトランジスタの制御電極に与えるＯＲ回路と、複数の入力２値信号毎に設けられ、第２のトランジスタ及び第３のトランジスタが第１の接続ノードとグランドとの間にそれぞれ直列に接続された複数のスイッチングパスとでバスドライバ回路を構成し、バスに直接接続されるプルダウン用のトランジスタの数が減じられようにしたので、バスのレベルの変化が速くなり、小規模の回路にもかかわらず、バスをプリチャージしてプルダウンするために必要な時間を減じることができる。
【００３６】
第２〜第４の発明によれば、制御電極が第１の電源電位に駆動されたときにオンし、バスと該バスにおける“０”を設定するグランドとの間を接続する第１のトランジスタと、複数の入力２値信号毎に設けられ、直列の第２のトランジスタ及び第３のトランジスタが第１のトランジスタの制御電極と第１の電源電位との間にそれぞれ接続された複数のスイッチングパスと、第１のトランジスタの制御電極と第２の電源電位との間に接続された第４のトランジスタとでバスドライバ回路を構成したので、バスに接続されるプルダウン用のトランジスタが第１のトランジスタのみとなり、バスに直接接続される寄生容量が少ない。そのため、バスのレベルの変化が速くなり、小規模の回路にもかかわらず、バスをプリチャージしてプルダウンするために必要な時間を減じることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すバスドライバ回路の回路図である。
【図２】バスＢＵＳとＮＭＯＳ２，３ａ〜５ａの接続関係を示す図である。
【図３】本発明の第２の実施形態を示すバスドライバ回路の回路図である。
【図４】本発明の第３の実施形態を示すバスドライバ回路の回路図である。
【図５】本発明の第４の実施形態を示すバスドライバ回路の回路図である。
【符号の説明】
１，１１，１３ａ〜１５ａ，１３ｂ〜１５ｂ，２１，３１ ＰＭＯＳ
２，３ａ〜５ａ，３ｂ〜５ｂ，１２，１６，２２，２６，３２，３６ ＮＭＯＳ
６ ＯＲ回路
ＢＵＳ バス
Ｅ１〜Ｅ３，Ｅ１Ｂ〜Ｅ３Ｂ イネーブル信号
Ｄ１〜Ｄ３，Ｄ１Ｂ〜Ｄ３Ｂ 入力２値信号
ＰＲＥＢ プリチャージ信号

Claims (4)

1. バスと、プリチャージ信号が有効になったときに該バスを“１”にプリチャージする充電手段とを有する半導体集積装置に設けられ、データを“１”または“０”でそれぞれ示す複数の入力２値信号と、該各入力２値信号の選択または非選択を“１”または“０”でそれぞれ示す複数のイネーブル信号とを入力し、該複数の入力２値信号のうちのいずれかが該イネーブル信号によって選択されると共に該入力２値信号の論理レベルが“０”になったときには、前記“１”にプリチャージされたバスを駆動して“０”にプルダウンするバスドライバ回路において、
   制御電極が“１”になったときにオンして前記バスと第１の接続ノードとを接続する第１のトランジスタと、
   前記複数のイネーブル信号の論理和を求めて前記第１のトランジスタの制御電極に与えるＯＲ回路と、
   前記複数の入力２値信号毎に設けられ、対応する該入力２値信号が“１”のときにオフし該入力２値信号が“０”のときにオンする第２のトランジスタと、該入力２値信号に対応する前記イネーブル信号が“０”のときにオフし該イネーブル信号が“１”のときにオンする第３のトランジスタとをそれぞれ有し、該第２のトランジスタ及び第３のトランジスタが前記第１の接続ノードと前記バスの“０”を設定するグランドとの間にそれぞれ直列に接続された複数のスイッチングパスとを、備えたことを特徴とするバスドライバ回路。
2. バスと、プリチャージ信号が有効になったときに該バスを“１”にプリチャージする充電手段とを有する半導体集積装置に設けられ、データを“１”または“０”でそれぞれ示す複数の入力２値信号と、該各入力２値信号の選択及び非選択を２値の論理レベルでそれぞれ示す複数のイネーブル信号とを入力し、該複数の入力２値信号のうちのいずれかが該イネーブル信号によって選択されると共にその入力２値信号の論理レベルが“０”になったときには、前記“１”にプリチャージされたバスを駆動して“０”にプルダウンするバスドライバ回路において、
   制御電極が第１の電源電位に駆動されたときにオンし、前記バスと該バスにおける“０”を設定するグランドとの間を接続する第１のトランジスタと、
   前記複数の入力２値信号毎に設けられ、対応する該入力２値信号の論理レベルに基づきオン、オフする第２のトランジスタと、該第２のトランジスタに直列に接続され、該入力２値信号に対応する前記イネーブル信号の論理レベルに基づきオン、オフする第３のトランジスタとをそれぞれ有し、該直列の第２のトランジスタ及び第３のトランジスタが前記第１のトランジスタの制御電極と前記第１の電源電位との間にそれぞれ接続された複数のスイッチングパスと、
   前記第１のトランジスタの制御電極と第２の電源電位との間に接続され、常時オン状態のトランジスタであって該第２の電源電位で該第１のトランジスタの制御電極を駆動する第４のトランジスタとを備え、
   前記各スイッチングパスは、前記対応する入力２値信号が“０”でかつ該入力２値信号に対応するイネーブル信号が選択を示すときに前記第４のトランジスタよりも強い駆動能力で前記第１のトランジスタの制御電極を前記第１の電源電位に駆動する構成にしたことを特徴とするバスドライバ回路。
3. バスと、プリチャージ信号が有効になったときに該バスを“１”にプリチャージする充電手段とを有する半導体集積装置に設けられ、データを“１”または“０”でそれぞれ示す複数の入力２値信号と、該各入力２値信号の選択及び非選択を２値の論理レベルでそれぞれ示す複数のイネーブル信号とを入力し、該複数の入力２値信号のうちのいずれかが該イネーブル信号によって選択されると共にその入力２値信号の論理レベルが“０”になったときには、前記“１”にプリチャージされたバスを駆動して“０”にプルダウンするバスドライバ回路において、
   制御電極が第１の電源電位に駆動されたときにオンし、前記バスと該バスにおける“０”を設定するグランドとの間を接続する第１のトランジスタと、
   前記複数の入力２値信号毎に設けられ、対応する該入力２値信号の論理レベルに基づきオン、オフする第２のトランジスタと、該第２のトランジスタに直列に接続され、該入力２値信号に対応する前記イネーブル信号の論理レベルに基づきオン、オフする第３のトランジスタとをそれぞれ有し、該直列の第２のトランジスタ及び第３のトランジスタが前記第１のトランジスタの制御電極と前記第１の電源電位との間にそれぞれ接続された複数のスイッチングパスと、
   前記第１のトランジスタの制御電極と第２の電源電位との間に接続され、前記バスの論理レベルを検知し、該バスの論理レベルが“１”のときにオンして該第２の電源電位で該第１のトランジスタの制御電極を駆動する第４のトランジスタとを備え、
   前記各スイッチングパスは、前記対応する入力２値信号が“０”でかつ該入力２値信号に対応するイネーブル信号が選択を示すときに前記第１のトランジスタの制御電極を前記第１の電源電位で駆動する構成にしたことを特徴とするバスドライバ回路。
4. バスと、プリチャージ信号が有効になったときに該バスを“１”にプリチャージする充電手段とを有する半導体集積装置に設けられ、データを“１”または“０”でそれぞれ示す複数の入力２値信号と、該各入力２値信号の選択及び非選択を２値の論理レベルでそれぞれ示す複数のイネーブル信号とを入力し、該複数の入力２値信号のうちのいずれかが該イネーブル信号によって選択されると共にその入力２値信号の論理レベルが“０”になったときには、前記“１”にプリチャージされたバスを駆動して“０”にプルダウンするバスドライバ回路において、
   制御電極が第１の電源電位で駆動されたときにオンし、前記バスと該バスにおける“０”を設定するグランドとの間を接続する第１のトランジスタと、
   前記複数の入力２値信号毎に設けられ、対応する該入力２値信号の論理レベルに基づきオン、オフする第２のトランジスタと、該第２のトランジスタに直列に接続され、該入力２値信号に対応する前記イネーブル信号の論理レベルに基づきオン、オフする第３のトランジスタとをそれぞれ有し、該直列の第２のトランジスタ及び第３のトランジスタが前記第１のトランジスタの制御電極と第１の電源電位との間にそれぞれ接続された複数のスイッチングパスと、
   前記第１のトランジスタの制御電極と第２の電源電位との間に接続され、前記プリチャージ信号から前記バスの論理レベルを推定し、該論理レベルが“１”のときにオンして該第２の電源電位で該第１のトランジスタの制御電極を駆動する第４のトランジスタとを備え、
   前記各スイッチングパスは、前記対応する入力２値信号が“０”でかつ該入力２値信号に対応するイネーブル信号が選択を示すときに前記第１のトランジスタの制御電極を前記第１の電源電位で駆動する構成にしたことを特徴とするバスドライバ回路。

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