JPH10276078A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
- Publication number
- JPH10276078A JPH10276078A JP9080491A JP8049197A JPH10276078A JP H10276078 A JPH10276078 A JP H10276078A JP 9080491 A JP9080491 A JP 9080491A JP 8049197 A JP8049197 A JP 8049197A JP H10276078 A JPH10276078 A JP H10276078A
- Authority
- JP
- Japan
- Prior art keywords
- node
- terminal
- potential
- output
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 リセット信号出力の初期状態が、電源電圧レ
ベル、又は接地レベルのいずれにあっても、安定したリ
セット信号を得ることのできるパワーオンリセット回路
を提供する。 【解決手段】 電位分割手段が電源電圧を分割して得ら
れた電位に基づいて充放電手段が充放電動作を行い、そ
の結果出力した電位を第１のラッチ手段が保持してリセ
ットオン又はリセット解除の信号を出力する一方、ＮＡ
ＮＤゲート、インバータ及び２個のキャパシタという最
小の要素にて構成可能な第２のラッチ手段により、第１
のラッチ手段の出力電位に基づき充放電手段の出力状態
を電源電圧に反転させるように構成したものである。
ベル、又は接地レベルのいずれにあっても、安定したリ
セット信号を得ることのできるパワーオンリセット回路
を提供する。 【解決手段】 電位分割手段が電源電圧を分割して得ら
れた電位に基づいて充放電手段が充放電動作を行い、そ
の結果出力した電位を第１のラッチ手段が保持してリセ
ットオン又はリセット解除の信号を出力する一方、ＮＡ
ＮＤゲート、インバータ及び２個のキャパシタという最
小の要素にて構成可能な第２のラッチ手段により、第１
のラッチ手段の出力電位に基づき充放電手段の出力状態
を電源電圧に反転させるように構成したものである。
Description
【０００１】
【発明の属する技術分野】本発明は、電源を投入したと
きに集積回路を初期化するためのリセット信号を発生す
るためのパワーオンリセット回路に関する。
きに集積回路を初期化するためのリセット信号を発生す
るためのパワーオンリセット回路に関する。
【０００２】
【従来の技術】電卓や時計等の集積回路は、電源を投入
したときに回路を初期化する必要がある。そこで、電源
が投入されたことを検知してパルスを発生し、このパル
スを用いて集積回路の状態を所定の状態に設定するため
に、パワーオンリセット回路が用いられる。
したときに回路を初期化する必要がある。そこで、電源
が投入されたことを検知してパルスを発生し、このパル
スを用いて集積回路の状態を所定の状態に設定するため
に、パワーオンリセット回路が用いられる。
【０００３】図５はこの種の従来のパワーオンリセット
回路の構成を示す回路図である。同図において、電源電
圧Ｖcc端子にＰチャネルＦＥＴＰ１のソースが接続さ
れ、このＰチャネルＦＥＴＰ１のドレインには、電位を
分割する抵抗Ｒ１，Ｒ２の直列接続回路の一端が接続さ
れ、その他端が接地端子に接続されている。抵抗Ｒ１，
Ｒ２の相互接合点、すなわち、ノードＡにはＮチャネル
ＦＥＴＮ１のゲートが接続され、このＮチャネルＦＥＴ
Ｎ１のソースが接地端子に接続されている。一方、電源
電圧Ｖcc端子にＰチャネルＦＥＴＰ２のソースが接続さ
れ、このＰチャネルＦＥＴＰ２のドレインに、Ｎチャネ
ルＦＥＴＮ２のドレインが接続され、このＮチャネルＦ
ＥＴＮ２のソースが接地端子に接続されている。これら
ＰチャネルＦＥＴＰ２，ＮチャネルＦＥＴＮ２のドレイ
ンどうしの接続点、すなわち、ノードＢにＮチャネルＦ
ＥＴＮ１のドレインが接続されている。また、ノードＢ
にはインバータＩＮＶ１の入力端が接続され、このイン
バータＩＮＶ１の出力端はＰチャネルＦＥＴＰ２，Ｎチ
ャネルＦＥＴＮ２の各ゲートに接続されると共に、前述
したＰチャネルＦＥＴＰ１のゲートに接続されている。
そして、インバータＩＮＶ１の出力端からリセット信号
Ｒを出力するようになっている。
回路の構成を示す回路図である。同図において、電源電
圧Ｖcc端子にＰチャネルＦＥＴＰ１のソースが接続さ
れ、このＰチャネルＦＥＴＰ１のドレインには、電位を
分割する抵抗Ｒ１，Ｒ２の直列接続回路の一端が接続さ
れ、その他端が接地端子に接続されている。抵抗Ｒ１，
Ｒ２の相互接合点、すなわち、ノードＡにはＮチャネル
ＦＥＴＮ１のゲートが接続され、このＮチャネルＦＥＴ
Ｎ１のソースが接地端子に接続されている。一方、電源
電圧Ｖcc端子にＰチャネルＦＥＴＰ２のソースが接続さ
れ、このＰチャネルＦＥＴＰ２のドレインに、Ｎチャネ
ルＦＥＴＮ２のドレインが接続され、このＮチャネルＦ
ＥＴＮ２のソースが接地端子に接続されている。これら
ＰチャネルＦＥＴＰ２，ＮチャネルＦＥＴＮ２のドレイ
ンどうしの接続点、すなわち、ノードＢにＮチャネルＦ
ＥＴＮ１のドレインが接続されている。また、ノードＢ
にはインバータＩＮＶ１の入力端が接続され、このイン
バータＩＮＶ１の出力端はＰチャネルＦＥＴＰ２，Ｎチ
ャネルＦＥＴＮ２の各ゲートに接続されると共に、前述
したＰチャネルＦＥＴＰ１のゲートに接続されている。
そして、インバータＩＮＶ１の出力端からリセット信号
Ｒを出力するようになっている。
【０００４】このパワーオンリセット回路の動作につい
て、図６及び図７をも参照して以下に説明する。このパ
ワーオンリセット回路は、電源投入時の初期状態でリセ
ット信号Ｒが接地点のレベル、すなわち、リセットオン
状態になっていることを前提としている。そして、電源
電圧Ｖccが時間の経過に従って上昇すると、リセット信
号Ｒをゲート入力とするＰチャネルＦＥＴＰ１がオン状
態になり、抵抗Ｒ１，Ｒ２の直列接続回路に貫通電流Ｉ
１を流す。このため、抵抗Ｒ１，Ｒ２の比によって電位
が決定されるノードＡのレベルも電源電圧Ｖccの上昇に
従って徐々に高くなり、その電位が所定値に到達すると
ＮチャネルＦＥＴＮ１がオン状態になる。このＮチャネ
ルＦＥＴＮ１がオン状態になったことにより、リセット
信号Ｒのレベル保持用のＰチャネルＦＥＴＰ２を通して
電流Ｉ２が流れるようになる。
て、図６及び図７をも参照して以下に説明する。このパ
ワーオンリセット回路は、電源投入時の初期状態でリセ
ット信号Ｒが接地点のレベル、すなわち、リセットオン
状態になっていることを前提としている。そして、電源
電圧Ｖccが時間の経過に従って上昇すると、リセット信
号Ｒをゲート入力とするＰチャネルＦＥＴＰ１がオン状
態になり、抵抗Ｒ１，Ｒ２の直列接続回路に貫通電流Ｉ
１を流す。このため、抵抗Ｒ１，Ｒ２の比によって電位
が決定されるノードＡのレベルも電源電圧Ｖccの上昇に
従って徐々に高くなり、その電位が所定値に到達すると
ＮチャネルＦＥＴＮ１がオン状態になる。このＮチャネ
ルＦＥＴＮ１がオン状態になったことにより、リセット
信号Ｒのレベル保持用のＰチャネルＦＥＴＰ２を通して
電流Ｉ２が流れるようになる。
【０００５】さらに、電源電圧Ｖccが上昇してＮチャネ
ルＦＥＴＮ１の駆動力が、ＰチャネルＦＥＴＰ２を上回
る点、すなわち、図６のＶthに到達すると、ノードＢの
電位を入力するインバータＩＮＶ１により、リセット信
号Ｒは電源電圧Ｖccのレベルに反転し、時刻ｔ1 以降リ
セットが解除され、ＮチャネルＦＥＴＮ２によりそのレ
ベルが保持される。
ルＦＥＴＮ１の駆動力が、ＰチャネルＦＥＴＰ２を上回
る点、すなわち、図６のＶthに到達すると、ノードＢの
電位を入力するインバータＩＮＶ１により、リセット信
号Ｒは電源電圧Ｖccのレベルに反転し、時刻ｔ1 以降リ
セットが解除され、ＮチャネルＦＥＴＮ２によりそのレ
ベルが保持される。
【０００６】
【発明が解決しようとする課題】図５に示した従来のパ
ワーオンリセット回路にあっては、各素子に寄生する寄
生容量や、残留電荷の影響により、電源投入時のリセッ
ト信号Ｒの初期状態が、図７に示す如く、電源電圧Ｖcc
の上昇に追従する状況に陥ることがある。この場合、回
路は安定の状態を保つため、リセット信号は出力され
ず、システムの誤動作を生じることになる。
ワーオンリセット回路にあっては、各素子に寄生する寄
生容量や、残留電荷の影響により、電源投入時のリセッ
ト信号Ｒの初期状態が、図７に示す如く、電源電圧Ｖcc
の上昇に追従する状況に陥ることがある。この場合、回
路は安定の状態を保つため、リセット信号は出力され
ず、システムの誤動作を生じることになる。
【０００７】本発明は上記の課題を解決するためになさ
れたもので、リセット信号出力の初期状態が、電源電圧
レベル、又は接地レベルのいずれにあっても、安定した
リセット信号を得ることのできるパワーオンリセット回
路を提供することを目的とする。
れたもので、リセット信号出力の初期状態が、電源電圧
レベル、又は接地レベルのいずれにあっても、安定した
リセット信号を得ることのできるパワーオンリセット回
路を提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１に記載のパワー
オンリセット回路は、電源電圧端子と第１のノードとの
間に接続された第１のスイッチ手段と、電源電圧端子と
第２のノードとの間に接続された第２のスイッチ手段
と、第１のノードと接地端子との間に接続され、第１の
ノードの電位を分割した電位を出力する電位分割手段
と、第２のノードと接地端子との間に接続され、電位分
割手段の出力電位に基づいて、第２のノードを充電又は
放電する充放電手段と、第２のノードの電位を保持して
出力端子より信号を出力すると共に、信号を第１のスイ
ッチ手段に与えて第１のスイッチ手段を開閉制御する第
１のラッチ手段と、第１のラッチ手段の出力信号が入力
されて第２のスイッチ手段を開閉制御する第２のラッチ
手段と、を備え第２のラッチ手段は、出力端子に第１の
入力端が接続され出力端が第２のスイッチ手段の制御端
に接続されたＮＡＮＤゲートと、入力端がＮＡＮＤゲー
トの出力端に接続され出力端がＮＡＮＤゲートの第２の
入力端に接続されたインバータと、電源電圧端子とＮＡ
ＮＤゲートの第２の入力端に接続された第１のキャパシ
タと、ＮＡＮＤゲートの出力端と接地端子との間に接続
された第２のキャパシタとを有する、ことを特徴として
いる。
オンリセット回路は、電源電圧端子と第１のノードとの
間に接続された第１のスイッチ手段と、電源電圧端子と
第２のノードとの間に接続された第２のスイッチ手段
と、第１のノードと接地端子との間に接続され、第１の
ノードの電位を分割した電位を出力する電位分割手段
と、第２のノードと接地端子との間に接続され、電位分
割手段の出力電位に基づいて、第２のノードを充電又は
放電する充放電手段と、第２のノードの電位を保持して
出力端子より信号を出力すると共に、信号を第１のスイ
ッチ手段に与えて第１のスイッチ手段を開閉制御する第
１のラッチ手段と、第１のラッチ手段の出力信号が入力
されて第２のスイッチ手段を開閉制御する第２のラッチ
手段と、を備え第２のラッチ手段は、出力端子に第１の
入力端が接続され出力端が第２のスイッチ手段の制御端
に接続されたＮＡＮＤゲートと、入力端がＮＡＮＤゲー
トの出力端に接続され出力端がＮＡＮＤゲートの第２の
入力端に接続されたインバータと、電源電圧端子とＮＡ
ＮＤゲートの第２の入力端に接続された第１のキャパシ
タと、ＮＡＮＤゲートの出力端と接地端子との間に接続
された第２のキャパシタとを有する、ことを特徴として
いる。
【０００９】請求項２に記載のパワーオンリセット回路
は、請求項１に記載のものにおいて、充放電手段は、第
２のスイッチ手段が閉じている場合、電位分割手段の出
力が第１の所定電位以下では第２のノードを充電し、第
１の所定電位を超えると第２のノードを放電し、第２の
ラッチ手段は、第１のラッチ手段の出力信号が第２の所
定電位を超えるとラッチして制御信号を出力し、第２の
スイッチ手段は、第２のラッチ手段が出力する制御信号
によって開く、ことを特徴としている。
は、請求項１に記載のものにおいて、充放電手段は、第
２のスイッチ手段が閉じている場合、電位分割手段の出
力が第１の所定電位以下では第２のノードを充電し、第
１の所定電位を超えると第２のノードを放電し、第２の
ラッチ手段は、第１のラッチ手段の出力信号が第２の所
定電位を超えるとラッチして制御信号を出力し、第２の
スイッチ手段は、第２のラッチ手段が出力する制御信号
によって開く、ことを特徴としている。
【００１０】請求項３に記載のパワーオンリセット回路
は、請求項２に記載のものにおいて、第２のラッチ手段
がラッチする第２の所定電位の絶対値は、充放電手段が
放電を開始する電源電圧の絶対値よりも小さい、ことを
特徴としている。
は、請求項２に記載のものにおいて、第２のラッチ手段
がラッチする第２の所定電位の絶対値は、充放電手段が
放電を開始する電源電圧の絶対値よりも小さい、ことを
特徴としている。
【００１１】請求項４に記載のパワーオンリセット回路
は、請求項３に記載のものにおいて、第１のラッチ手段
は、第２のスイッチ手段が第２のラッチ手段が出力する
制御信号によって開くと、出力端子よりリセットオンの
信号を出力する、ことを特徴としている。
は、請求項３に記載のものにおいて、第１のラッチ手段
は、第２のスイッチ手段が第２のラッチ手段が出力する
制御信号によって開くと、出力端子よりリセットオンの
信号を出力する、ことを特徴としている。
【００１２】請求項５に記載のパワーオンリセット回路
は、請求項３に記載のものにおいて、第１のラッチ手段
は、充放電手段が第２のノードの放電を開始すると、出
力端子よりリセット解除の信号を出力する、ことを特徴
としている。
は、請求項３に記載のものにおいて、第１のラッチ手段
は、充放電手段が第２のノードの放電を開始すると、出
力端子よりリセット解除の信号を出力する、ことを特徴
としている。
【００１３】請求項６に記載のパワーオンリセット回路
は、請求項２又は３に記載のものにおいて、第１のスイ
ッチ手段は、電源電圧端子と第１のノードとの間に接続
され、第１のラッチ手段が出力する信号がゲートに印加
される第１のＰチャネルトランジスタを有し、電位分割
手段は、第１のノードと接地端子との間に直列に接続さ
れた複数の抵抗を有し、抵抗の相互接続点から分割され
た電位を出力し、充放電手段は、第２のノードと接地端
子との間に接続され、電位分割手段の出力電位をゲート
に印加する第１のＮチャネルトランジスタを有し、第１
のラッチ手段は、第２のノードに入力端が接続され出力
端子に出力端が接続された第１のインバータと、出力端
子に入力端が接続され第２のノードに出力端が接続され
た第２のインバータとを有し、第２のスイッチ手段は、
電源電圧端子と第２のノードとの間に接続され、第２の
ラッチ手段が出力する制御信号がゲートに印加される第
２のＰチャネルトランジスタを有する、ことを特徴とし
ている。
は、請求項２又は３に記載のものにおいて、第１のスイ
ッチ手段は、電源電圧端子と第１のノードとの間に接続
され、第１のラッチ手段が出力する信号がゲートに印加
される第１のＰチャネルトランジスタを有し、電位分割
手段は、第１のノードと接地端子との間に直列に接続さ
れた複数の抵抗を有し、抵抗の相互接続点から分割され
た電位を出力し、充放電手段は、第２のノードと接地端
子との間に接続され、電位分割手段の出力電位をゲート
に印加する第１のＮチャネルトランジスタを有し、第１
のラッチ手段は、第２のノードに入力端が接続され出力
端子に出力端が接続された第１のインバータと、出力端
子に入力端が接続され第２のノードに出力端が接続され
た第２のインバータとを有し、第２のスイッチ手段は、
電源電圧端子と第２のノードとの間に接続され、第２の
ラッチ手段が出力する制御信号がゲートに印加される第
２のＰチャネルトランジスタを有する、ことを特徴とし
ている。
【００１４】請求項７に記載のパワーオンリセット回路
は、請求項６に記載されたものにおいて、第１、第２の
Ｐチャネルトラジスタ及び第１のＮチャネルトランジス
タはＦＥＴでなる、ことを特徴としている。
は、請求項６に記載されたものにおいて、第１、第２の
Ｐチャネルトラジスタ及び第１のＮチャネルトランジス
タはＦＥＴでなる、ことを特徴としている。
【００１５】請求項８に記載のパワーオンリセット回路
は、請求項６又は７に記載のものにおいて、第１のキャ
パシタはゲート及びドレインが電源電圧端子に接続さ
れ、ゲートがＮＡＮＤゲートの第２の入力端に接続され
た第３のＰチャネルＦＥＴでなり、第２のキャパシタは
ゲート及びドレインが接地端子に接続され、ゲートがＮ
ＡＮＤゲートの出力端に接続された第２のＮチャネルＦ
ＥＴでなる、ことを特徴としている。
は、請求項６又は７に記載のものにおいて、第１のキャ
パシタはゲート及びドレインが電源電圧端子に接続さ
れ、ゲートがＮＡＮＤゲートの第２の入力端に接続され
た第３のＰチャネルＦＥＴでなり、第２のキャパシタは
ゲート及びドレインが接地端子に接続され、ゲートがＮ
ＡＮＤゲートの出力端に接続された第２のＮチャネルＦ
ＥＴでなる、ことを特徴としている。
【００１６】請求項９に記載のパワーオンリセット回路
は、電源電圧端子と第１のノードとの間に接続された第
１のスイッチ手段と、電源電圧端子と第２のノードとの
間に接続された第２のスイッチ手段と、第１のノードと
接地端子との間に接続され、第１のノードの電位を分割
した電位を出力する電位分割手段と、第２のノードと接
地端子との間に接続され、電位分割手段の出力電位に基
づいて、第２のノードを充電又は放電する充放電手段
と、第２のノードの電位を保持して出力端子より信号を
出力すると共に、信号を第１のスイッチ手段に与えて第
１のスイッチ手段を開閉制御するラッチ手段と、を備え
たものにおいて、電源投入時の初期状態でラッチ手段の
出力側電位が、電源電圧の上昇に追従した場合に、ラッ
チ手段の入力側を電源電圧端子と導通させる、ことを特
徴としている。
は、電源電圧端子と第１のノードとの間に接続された第
１のスイッチ手段と、電源電圧端子と第２のノードとの
間に接続された第２のスイッチ手段と、第１のノードと
接地端子との間に接続され、第１のノードの電位を分割
した電位を出力する電位分割手段と、第２のノードと接
地端子との間に接続され、電位分割手段の出力電位に基
づいて、第２のノードを充電又は放電する充放電手段
と、第２のノードの電位を保持して出力端子より信号を
出力すると共に、信号を第１のスイッチ手段に与えて第
１のスイッチ手段を開閉制御するラッチ手段と、を備え
たものにおいて、電源投入時の初期状態でラッチ手段の
出力側電位が、電源電圧の上昇に追従した場合に、ラッ
チ手段の入力側を電源電圧端子と導通させる、ことを特
徴としている。
【００１７】請求項１０に記載のパワーオンリセット回
路は、請求項９に記載のものにおいて、ラッチ手段の入
力側と電源電圧端子とが導通することで、ラッチ手段が
出力端子よりリセットオンの信号を出力する、ことを特
徴としている。
路は、請求項９に記載のものにおいて、ラッチ手段の入
力側と電源電圧端子とが導通することで、ラッチ手段が
出力端子よりリセットオンの信号を出力する、ことを特
徴としている。
【００１８】請求項１１に記載のパワーオンリセット回
路は、請求項１０に記載のものにおいて、ラッチ手段が
出力端子よりリセットオンの信号を出力すると、ラッチ
手段の入力側と電源電圧端子とが非導通となる、ことを
特徴としている。
路は、請求項１０に記載のものにおいて、ラッチ手段が
出力端子よりリセットオンの信号を出力すると、ラッチ
手段の入力側と電源電圧端子とが非導通となる、ことを
特徴としている。
【００１９】請求項１２に記載のパワーオンリセット回
路は、請求項１０に記載のものにおいて、ラッチ手段
は、充放電手段が第２のノードの放電を開始すると、出
力端子よりリセット解除の信号を出力する、ことを特徴
としている。
路は、請求項１０に記載のものにおいて、ラッチ手段
は、充放電手段が第２のノードの放電を開始すると、出
力端子よりリセット解除の信号を出力する、ことを特徴
としている。
【００２０】
【発明の実施の形態】以下、本発明を好適な実施形態に
基づいて詳細に説明する。図１は本発明の一実施形態の
概略構成を示すブロック図である。同図において、電源
電圧Ｖcc端子と第１のノード１１との間に第１のスイッ
チ手段１が接続されている。この第１のスイッチ手段１
はその制御端が出力端子７に接続され、出力端子７に加
えられる出力信号のレベルが、電源電圧Ｖccに対して所
定値以上の差を生じた時にオン状態になるものである。
第１のノード１１と接地端子との間には、例えば、複数
の抵抗を直列接続し、その相互接続点から第１のノード
１１の電位を分割した分割電位を出力する電位分割手段
３が接続されている。
基づいて詳細に説明する。図１は本発明の一実施形態の
概略構成を示すブロック図である。同図において、電源
電圧Ｖcc端子と第１のノード１１との間に第１のスイッ
チ手段１が接続されている。この第１のスイッチ手段１
はその制御端が出力端子７に接続され、出力端子７に加
えられる出力信号のレベルが、電源電圧Ｖccに対して所
定値以上の差を生じた時にオン状態になるものである。
第１のノード１１と接地端子との間には、例えば、複数
の抵抗を直列接続し、その相互接続点から第１のノード
１１の電位を分割した分割電位を出力する電位分割手段
３が接続されている。
【００２１】また、電源電圧Ｖcc端子と第２のノード１
２との間に第２のスイッチ手段２が接続されている。こ
の第２のスイッチ手段２の制御端には、後述する第２の
ラッチ手段６の出力端が接続され、そのレベルが電源電
圧Ｖccに対して所定値以上の差を生じた時にオン状態に
なるものである。第２のノード１２と接地端子との間に
は、電位分割手段３から出力される分割電位を制御端に
加える充放電手段４が接続されている。この充放電手段
４は分割電位が所定値に到達するまでオフ状態を維持し
て第２のノード１２を充電状態にし、分割電位が所定値
に到達するとオン状態になって、第２のノード１２の電
荷を放電するものである。
２との間に第２のスイッチ手段２が接続されている。こ
の第２のスイッチ手段２の制御端には、後述する第２の
ラッチ手段６の出力端が接続され、そのレベルが電源電
圧Ｖccに対して所定値以上の差を生じた時にオン状態に
なるものである。第２のノード１２と接地端子との間に
は、電位分割手段３から出力される分割電位を制御端に
加える充放電手段４が接続されている。この充放電手段
４は分割電位が所定値に到達するまでオフ状態を維持し
て第２のノード１２を充電状態にし、分割電位が所定値
に到達するとオン状態になって、第２のノード１２の電
荷を放電するものである。
【００２２】さらに、第２のノード１２と出力端子７と
の間に、第１のラッチ手段５が接続されている。第１の
ラッチ手段５は第２のノード１２の電位が所定のレベル
になったとき、その状態を保持するもので、例えば、イ
ンバータの逆並列接続回路によって構成することができ
る。また、出力端子７と第２のスイッチ手段２の制御端
との間に第２のラッチ手段６が接続されている。この第
２のラッチ手段６は、ＮＡＮＤゲートを有し、このＮＡ
ＮＤゲートの一方の入力端に出力端子７に加えられる信
号を、他方の入力端に電源電圧に応じて変化する電圧を
入力し、これらの電圧が、充放電手段４が放電を開始す
る電源電圧Ｖccよりもある値だけ低いレベルに到達する
と、入力信号レベルに対して反転した信号を出力して、
第２のスイッチ手段２をオン状態にするものである。
の間に、第１のラッチ手段５が接続されている。第１の
ラッチ手段５は第２のノード１２の電位が所定のレベル
になったとき、その状態を保持するもので、例えば、イ
ンバータの逆並列接続回路によって構成することができ
る。また、出力端子７と第２のスイッチ手段２の制御端
との間に第２のラッチ手段６が接続されている。この第
２のラッチ手段６は、ＮＡＮＤゲートを有し、このＮＡ
ＮＤゲートの一方の入力端に出力端子７に加えられる信
号を、他方の入力端に電源電圧に応じて変化する電圧を
入力し、これらの電圧が、充放電手段４が放電を開始す
る電源電圧Ｖccよりもある値だけ低いレベルに到達する
と、入力信号レベルに対して反転した信号を出力して、
第２のスイッチ手段２をオン状態にするものである。
【００２３】上記のように構成された一実施形態の動作
について以下に説明する。先ず、電源投入時の初期状態
において、出力端子７の出力信号レベルが接地点のレベ
ルであるとする。ここで、電源電圧Ｖccが上昇し、出力
端子の電圧と所定の電位差を生じると第１のスイッチ手
段１がオン状態になり、電位分割手段３の電流は増大す
ると共に、分割電位も電源電圧Ｖccの上昇に従って上昇
する。分割電位が所定のレベルに到達すると、充放電手
段４が第２のノード１２の電荷を放電させ、第１のラッ
チ手段５の入力端のレベルを接地電位にする。第１のラ
ッチ手段５が２個のインバータを逆並列接続したもので
あれば、その時点で出力端子７の出力信号レベルは電源
電圧Ｖccのレベルに反転して、図６を用いて説明したと
同様に、リセットが解除される。
について以下に説明する。先ず、電源投入時の初期状態
において、出力端子７の出力信号レベルが接地点のレベ
ルであるとする。ここで、電源電圧Ｖccが上昇し、出力
端子の電圧と所定の電位差を生じると第１のスイッチ手
段１がオン状態になり、電位分割手段３の電流は増大す
ると共に、分割電位も電源電圧Ｖccの上昇に従って上昇
する。分割電位が所定のレベルに到達すると、充放電手
段４が第２のノード１２の電荷を放電させ、第１のラッ
チ手段５の入力端のレベルを接地電位にする。第１のラ
ッチ手段５が２個のインバータを逆並列接続したもので
あれば、その時点で出力端子７の出力信号レベルは電源
電圧Ｖccのレベルに反転して、図６を用いて説明したと
同様に、リセットが解除される。
【００２４】次に、電源投入時の初期状態において、出
力端子７の出力信号レベルが電源電圧Ｖccに追随して上
昇するものとする。このとき、第２のラッチ手段６は、
前述した充放電手段４が放電を開始する電源電圧Ｖccよ
りもある値だけ低いレベル信号を論理“Ｈ”の入力とす
るＮＡＮＤゲートを有しているため、出力端子７の出力
信号レベルの増大時、充放電手段４が放電を開始する電
源電圧Ｖccよりもある値だけ低いレベルに到達した段階
でその電圧をラッチし、第２のスイッチ手段２をオン状
態にする。このとき、充放電手段４はオフ状態にあるた
め、第２のノード１２のレベルは増大し、第１のラッチ
手段５の出力信号、すなわち、出力端子７に加える出力
信号を接地レベルに保持して、リセットオン状態にす
る。その瞬間あるいは後に、電源電圧Ｖccの上昇に応じ
て第１のスイッチ手段１がオン状態に変化し、さらに、
電位分割手段３の分割電位の上昇によって充放電手段４
が第２のノード１２の電荷を放電させ、第１のラッチ手
段５の出力端のレベルが電源電圧Ｖccのレベルに反転
し、図６を用いて説明したと同様に、リセットが解除さ
れる。
力端子７の出力信号レベルが電源電圧Ｖccに追随して上
昇するものとする。このとき、第２のラッチ手段６は、
前述した充放電手段４が放電を開始する電源電圧Ｖccよ
りもある値だけ低いレベル信号を論理“Ｈ”の入力とす
るＮＡＮＤゲートを有しているため、出力端子７の出力
信号レベルの増大時、充放電手段４が放電を開始する電
源電圧Ｖccよりもある値だけ低いレベルに到達した段階
でその電圧をラッチし、第２のスイッチ手段２をオン状
態にする。このとき、充放電手段４はオフ状態にあるた
め、第２のノード１２のレベルは増大し、第１のラッチ
手段５の出力信号、すなわち、出力端子７に加える出力
信号を接地レベルに保持して、リセットオン状態にす
る。その瞬間あるいは後に、電源電圧Ｖccの上昇に応じ
て第１のスイッチ手段１がオン状態に変化し、さらに、
電位分割手段３の分割電位の上昇によって充放電手段４
が第２のノード１２の電荷を放電させ、第１のラッチ手
段５の出力端のレベルが電源電圧Ｖccのレベルに反転
し、図６を用いて説明したと同様に、リセットが解除さ
れる。
【００２５】図２は本発明の一実施形態の詳細な構成を
示す回路図である。ここで、電源電圧Ｖcc端子にＰチャ
ネルＦＥＴＰ１のソースが接続されている。このＰチャ
ネルＦＥＴＰ１のドレインに抵抗Ｒ１の一端が接続さ
れ、この抵抗Ｒ１の他端にもう一つの抵抗Ｒ２の一端が
接続され、この抵抗Ｒ２の他端が接地端子に接続されて
いる。これらの抵抗Ｒ１，Ｒ２の相互接合点、すなわ
ち、ノードＡにＮチャネルＦＥＴＮ１のゲートが接続さ
れている。ＮチャネルＦＥＴＮ１のソースは接地端子に
接続されている。
示す回路図である。ここで、電源電圧Ｖcc端子にＰチャ
ネルＦＥＴＰ１のソースが接続されている。このＰチャ
ネルＦＥＴＰ１のドレインに抵抗Ｒ１の一端が接続さ
れ、この抵抗Ｒ１の他端にもう一つの抵抗Ｒ２の一端が
接続され、この抵抗Ｒ２の他端が接地端子に接続されて
いる。これらの抵抗Ｒ１，Ｒ２の相互接合点、すなわ
ち、ノードＡにＮチャネルＦＥＴＮ１のゲートが接続さ
れている。ＮチャネルＦＥＴＮ１のソースは接地端子に
接続されている。
【００２６】また、電源電圧Ｖcc端子にＰチャネルＦＥ
ＴＰ７のソースが接続され、そのドレインがＮチャネル
ＦＥＴＮ１のドレインに接続され、その接続点がノード
Ｂになっている。さらに、電源電圧Ｖcc端子にＰチャネ
ルＦＥＴＰ２のソースが接続され、接地端子にＮチャネ
ルＦＥＴＮ２のソースが接続され、これらのＦＥＴのド
レインどうしが相互に接続されると共に、前述のノード
Ｂに接続されている。そして、これらのＦＥＴの各ゲー
トが相互に接続されてリセット信号Ｒの出力端を形成す
ると共に、前述のＰチャネルＦＥＴＰ１のゲートに接続
されている。また、ノードＢにインバータＩＮＶ１の入
力端が接続され、このインバータＩＮＶ１の出力端がリ
セット信号Ｒの出力端に接続されている。このうち、Ｐ
チャネルＦＥＴＰ２及びＮチャネルＦＥＴＮ２は周知の
インバータを形成し、インバータＮＶ１とは逆並列接続
されて第１のラッチ手段５を構成している。
ＴＰ７のソースが接続され、そのドレインがＮチャネル
ＦＥＴＮ１のドレインに接続され、その接続点がノード
Ｂになっている。さらに、電源電圧Ｖcc端子にＰチャネ
ルＦＥＴＰ２のソースが接続され、接地端子にＮチャネ
ルＦＥＴＮ２のソースが接続され、これらのＦＥＴのド
レインどうしが相互に接続されると共に、前述のノード
Ｂに接続されている。そして、これらのＦＥＴの各ゲー
トが相互に接続されてリセット信号Ｒの出力端を形成す
ると共に、前述のＰチャネルＦＥＴＰ１のゲートに接続
されている。また、ノードＢにインバータＩＮＶ１の入
力端が接続され、このインバータＩＮＶ１の出力端がリ
セット信号Ｒの出力端に接続されている。このうち、Ｐ
チャネルＦＥＴＰ２及びＮチャネルＦＥＴＮ２は周知の
インバータを形成し、インバータＮＶ１とは逆並列接続
されて第１のラッチ手段５を構成している。
【００２７】一方、リセット信号Ｒの出力端が一方の入
力端に接続され、出力端が前述のＰチャネルＦＥＴＰ７
のゲートに接続されたＮＡＮＤゲート６ａを有してい
る。このＮＡＮＤゲート６ａの出力端にインバータ６ｂ
の入力端が接続され、その出力端がノードＤとしてＮＡ
ＮＤゲート６ａの他方の入力端に接続されている。ま
た、キャパシタの機能を持たせるべく、ソースゲート間
を相互に接続すると共に、電源電圧Ｖcc端子に接続し、
ゲートがＮＡＮＤゲート６ａの第２の入力端に接続され
たＰチャネルＦＥＴＣＰ１と、同じく、キャパシタの機
能を持たせるべく、ソースゲート間を相互に接続すると
共に、接地端子に接続し、ゲートがＮＡＮＤゲート６ａ
の出力端に接続されたＮチャネルＦＥＴＣＮ１とを有し
ている。これら、ＮＡＮＤゲート６ａ、インバータ６
ｂ、ＰチャネルＦＥＴＣＰ１及びＮチャネルＦＥＴＣＮ
１によって、第２のラッチ手段６を構成している。
力端に接続され、出力端が前述のＰチャネルＦＥＴＰ７
のゲートに接続されたＮＡＮＤゲート６ａを有してい
る。このＮＡＮＤゲート６ａの出力端にインバータ６ｂ
の入力端が接続され、その出力端がノードＤとしてＮＡ
ＮＤゲート６ａの他方の入力端に接続されている。ま
た、キャパシタの機能を持たせるべく、ソースゲート間
を相互に接続すると共に、電源電圧Ｖcc端子に接続し、
ゲートがＮＡＮＤゲート６ａの第２の入力端に接続され
たＰチャネルＦＥＴＣＰ１と、同じく、キャパシタの機
能を持たせるべく、ソースゲート間を相互に接続すると
共に、接地端子に接続し、ゲートがＮＡＮＤゲート６ａ
の出力端に接続されたＮチャネルＦＥＴＣＮ１とを有し
ている。これら、ＮＡＮＤゲート６ａ、インバータ６
ｂ、ＰチャネルＦＥＴＣＰ１及びＮチャネルＦＥＴＣＮ
１によって、第２のラッチ手段６を構成している。
【００２８】なお、ＰチャネルＦＥＴが第１のスイッチ
手段１に、抵抗Ｒ１，Ｒ２が電位分割手段３に、Ｐチャ
ネルＦＥＴＰ７が第２のスイッチ手段２に、Ｎチャネル
ＦＥＴＮ１が充放電手段４にそれぞれ対応している。
手段１に、抵抗Ｒ１，Ｒ２が電位分割手段３に、Ｐチャ
ネルＦＥＴＰ７が第２のスイッチ手段２に、Ｎチャネル
ＦＥＴＮ１が充放電手段４にそれぞれ対応している。
【００２９】上記のように構成された本実施形態の動作
を図３をも参照して以下に説明する。先ず、電源投入時
のリセット信号Ｒの初期状態が接地点レベルにあると
き、第２のラッチ手段６を構成するＮＡＮＤゲート６ａ
の一方の入力端のレベルは“Ｌ”であるため、電源電圧
Ｖccが図６のＶthに到達するまで、ＮＡＮＤゲート６ａ
の出力端のレベルは電源電圧Ｖccに保持され、Ｐチャネ
ルＦＥＴＰ７はオフ状態を維持する。すなわち、電源電
圧Ｖccが図６のＶthに到達するまで、第２のラッチ手段
６及びＰチャネルＦＥＴＰ７は実質的に機能せず、図５
に示した従来装置と全く同一の構成と見做され、図６に
示したと同様にリセットオンの信号を出力する。
を図３をも参照して以下に説明する。先ず、電源投入時
のリセット信号Ｒの初期状態が接地点レベルにあると
き、第２のラッチ手段６を構成するＮＡＮＤゲート６ａ
の一方の入力端のレベルは“Ｌ”であるため、電源電圧
Ｖccが図６のＶthに到達するまで、ＮＡＮＤゲート６ａ
の出力端のレベルは電源電圧Ｖccに保持され、Ｐチャネ
ルＦＥＴＰ７はオフ状態を維持する。すなわち、電源電
圧Ｖccが図６のＶthに到達するまで、第２のラッチ手段
６及びＰチャネルＦＥＴＰ７は実質的に機能せず、図５
に示した従来装置と全く同一の構成と見做され、図６に
示したと同様にリセットオンの信号を出力する。
【００３０】次に、電源投入時のリセット信号Ｒの初期
状態が電源電圧Ｖccに追従するような場合、電源電圧Ｖ
ccがそのまま第２のラッチ手段６を構成するＮＡＮＤゲ
ート６ａの第１の入力端に加えられる。ＮＡＮＤゲート
６ａの第２の入力端及び出力端にそれぞれゲートが接続
されたＰチャネルＦＥＴＣＰ１及びＮチャネルＦＥＴＣ
Ｎ１が結合キャパシタの機能を有し、ＮＡＮＤゲート６
ａの一方の入力端に加えられる電源電圧Ｖccが、前述の
Ｖthよりも低いＶtho に到達すると、両入力端には共に
“Ｈ”の論理信号が加えられたように動作する。このと
き、ＮＡＮＤゲート６ａの出力端は接地点のレベルに変
化する。また、インバータ６ｂはＮＡＮＤゲート６ａの
第２の入力端のレベルを電源電圧Ｖccに維持する。
状態が電源電圧Ｖccに追従するような場合、電源電圧Ｖ
ccがそのまま第２のラッチ手段６を構成するＮＡＮＤゲ
ート６ａの第１の入力端に加えられる。ＮＡＮＤゲート
６ａの第２の入力端及び出力端にそれぞれゲートが接続
されたＰチャネルＦＥＴＣＰ１及びＮチャネルＦＥＴＣ
Ｎ１が結合キャパシタの機能を有し、ＮＡＮＤゲート６
ａの一方の入力端に加えられる電源電圧Ｖccが、前述の
Ｖthよりも低いＶtho に到達すると、両入力端には共に
“Ｈ”の論理信号が加えられたように動作する。このと
き、ＮＡＮＤゲート６ａの出力端は接地点のレベルに変
化する。また、インバータ６ｂはＮＡＮＤゲート６ａの
第２の入力端のレベルを電源電圧Ｖccに維持する。
【００３１】従って、第２のラッチ手段６の出力端、す
なわち、ノードＣのレベルが接地レベルに変化し、Ｐチ
ャネルＦＥＴＰ７はオン状態になる。このため、Ｎチャ
ネルＦＥＴＮ１のドレインの電位が、電源電圧Ｖccに引
き上げられ第１のラッチ手段５の出力であるリセット信
号Ｒは速やかに接地点レベルに引き下げられてリセット
オンの状態となる。
なわち、ノードＣのレベルが接地レベルに変化し、Ｐチ
ャネルＦＥＴＰ７はオン状態になる。このため、Ｎチャ
ネルＦＥＴＮ１のドレインの電位が、電源電圧Ｖccに引
き上げられ第１のラッチ手段５の出力であるリセット信
号Ｒは速やかに接地点レベルに引き下げられてリセット
オンの状態となる。
【００３２】一方、リセット信号が接地点レベルになる
と、第２のラッチ手段６の出力端、すなわち、ノードＣ
は電源電圧Ｖccのレベルに保持されるため、Ｐチャネル
ＦＥＴＰ７はオフ状態となり、ノードＢへの影響はなく
なり、その後は図５に示した従来のパワーオンリセット
回路と同様に動作する。
と、第２のラッチ手段６の出力端、すなわち、ノードＣ
は電源電圧Ｖccのレベルに保持されるため、Ｐチャネル
ＦＥＴＰ７はオフ状態となり、ノードＢへの影響はなく
なり、その後は図５に示した従来のパワーオンリセット
回路と同様に動作する。
【００３３】図３は本実施形態のリセット信号Ｒの変化
を示したもので、電源投入時のリセット信号Ｒの初期状
態が電源電圧Ｖccに追従するような場合には、その電圧
が時刻ｔ0 にてＶtho に到達した段階で接地点レベルに
降下せしめられ、電源電圧Ｖccが時刻ｔ1 にてＶthに到
達するとこれ以降は電源電圧Ｖccに追随して上昇し、時
刻ｔ0 からｔ1 までリセットオンの信号が得られる。
を示したもので、電源投入時のリセット信号Ｒの初期状
態が電源電圧Ｖccに追従するような場合には、その電圧
が時刻ｔ0 にてＶtho に到達した段階で接地点レベルに
降下せしめられ、電源電圧Ｖccが時刻ｔ1 にてＶthに到
達するとこれ以降は電源電圧Ｖccに追随して上昇し、時
刻ｔ0 からｔ1 までリセットオンの信号が得られる。
【００３４】かくして、本実施形態によれば、リセット
信号出力の初期状態が、電源電圧レベル、又は接地レベ
ルのいずれにあっても、安定したリセット信号を得るこ
とができる。
信号出力の初期状態が、電源電圧レベル、又は接地レベ
ルのいずれにあっても、安定したリセット信号を得るこ
とができる。
【００３５】なお、上記実施形態では電位分割手段３と
して２個の抵抗の直列接続回路を用いたが、この代わり
に、図４に示したように、ゲートをドレインに接続した
複数のＮチャネルＭＯＳＦＥＴＮ１１〜Ｎ１ｎを直列に
接続して電位を分割しても良い。これによって消費電力
を低減することができる。
して２個の抵抗の直列接続回路を用いたが、この代わり
に、図４に示したように、ゲートをドレインに接続した
複数のＮチャネルＭＯＳＦＥＴＮ１１〜Ｎ１ｎを直列に
接続して電位を分割しても良い。これによって消費電力
を低減することができる。
【００３６】
【発明の効果】以上の説明によって明らかなように、本
発明によれば、電位分割手段が電源電圧を分割して得ら
れた電位に基づいて充放電手段が充放電動作を行い、そ
の結果出力した電位を第１のラッチ手段が保持してリセ
ットオン又はリセット解除の信号を出力する一方、ＮＡ
ＮＤゲート、インバータ及び２個のキャパシタという最
小の要素にて構成可能な第２のラッチ手段により、第１
のラッチ手段の出力電位に基づき充放電手段の出力状態
を電源電圧に反転させるようにしたので、リセット信号
出力の初期状態が、電源電圧レベル、又は接地レベルの
いずれにあっても、安定したリセット信号を得ることが
できる。
発明によれば、電位分割手段が電源電圧を分割して得ら
れた電位に基づいて充放電手段が充放電動作を行い、そ
の結果出力した電位を第１のラッチ手段が保持してリセ
ットオン又はリセット解除の信号を出力する一方、ＮＡ
ＮＤゲート、インバータ及び２個のキャパシタという最
小の要素にて構成可能な第２のラッチ手段により、第１
のラッチ手段の出力電位に基づき充放電手段の出力状態
を電源電圧に反転させるようにしたので、リセット信号
出力の初期状態が、電源電圧レベル、又は接地レベルの
いずれにあっても、安定したリセット信号を得ることが
できる。
【図１】本発明の一実施形態の概略構成を示すブロック
図。
図。
【図２】図１に示した実施形態の詳細な構成を示す回路
図。
図。
【図３】図２に示した実施形態の動作を説明するため
に、電源電圧及びリセット信号と時間との関係を示した
線図。
に、電源電圧及びリセット信号と時間との関係を示した
線図。
【図４】図１に示した実施形態の主要素の変形例を示す
回路図。
回路図。
【図５】従来のパワーオンリセット回路の構成を示す回
路図。
路図。
【図６】図５に示したパワーオンリセット回路の動作を
説明するために、電源電圧及びリセット信号と時間との
関係を示した線図。
説明するために、電源電圧及びリセット信号と時間との
関係を示した線図。
【図７】図５に示したパワーオンリセット回路の動作を
説明するために、電源電圧及びリセット信号と時間との
関係を示した線図。
説明するために、電源電圧及びリセット信号と時間との
関係を示した線図。
１ 第１のスイッチ手段 ２ 第２のスイッチ手段 ３ 電位分割手段 ４ 充放電手段 ５ 第１のラッチ手段 ６ 第２のラッチ手段 ６ａ ＮＡＮＤゲート ６ｂ インバータ ７ 出力端子 １１ 第１のノード １２ 第２のノード Ｐ１，Ｐ２，Ｐ７，ＣＰ１ ＰチャネルＦＥＴ Ｎ１，Ｎ２，Ｎ１１〜Ｎ１ｎ，ＣＮ１ ＮチャネルＦＥ
Ｔ ＩＮＶ１ インバータ Ａ，Ｂ，Ｃ，Ｄ ノード Ｒ リセット信号
Ｔ ＩＮＶ１ インバータ Ａ，Ｂ，Ｃ，Ｄ ノード Ｒ リセット信号
Claims (12)
- 【請求項１】電源投入時にリセット信号を発生するパワ
ーオンリセット回路において、 電源電圧端子と第１のノードとの間に接続された第１の
スイッチ手段と、 電源電圧端子と第２のノードとの間に接続された第２の
スイッチ手段と、 前記第１のノードと接地端子との間に接続され、前記第
１のノードの電位を分割した電位を出力する電位分割手
段と、 前記第２のノードと接地端子との間に接続され、前記電
位分割手段の出力電位に基づいて、前記第２のノードを
充電又は放電する充放電手段と、 前記第２のノードの電位を保持して出力端子より信号を
出力すると共に、前記信号を前記第１のスイッチ手段に
与えて前記第１のスイッチ手段を開閉制御する第１のラ
ッチ手段と、 前記第１のラッチ手段の出力信号が入力されて前記第２
のスイッチ手段を開閉制御する第２のラッチ手段と、 を備え前記第２のラッチ手段は、前記出力端子に第１の
入力端が接続され出力端が前記第２のスイッチ手段の制
御端に接続されたＮＡＮＤゲートと、入力端が前記ＮＡ
ＮＤゲートの出力端に接続され出力端が前記ＮＡＮＤゲ
ートの第２の入力端に接続されたインバータと、電源電
圧端子と前記ＮＡＮＤゲートの第２の入力端に接続され
た第１のキャパシタと、前記ＮＡＮＤゲートの出力端と
接地端子との間に接続された第２のキャパシタとを有す
る、 ことを特徴とするパワーオンリセット回路。 - 【請求項２】前記充放電手段は、前記第２のスイッチ手
段が閉じている場合、前記電位分割手段の出力が第１の
所定電位以下では前記第２のノードを充電し、前記第１
の所定電位を超えると前記第２のノードを放電し、 前記第２のラッチ手段は、前記第１のラッチ手段の出力
信号が第２の所定電位を超えるとラッチして制御信号を
出力し、 前記第２のスイッチ手段は、前記第２のラッチ手段が出
力する制御信号によって開く、 ことを特徴とする請求項１に記載のパワーオンリセット
回路。 - 【請求項３】前記第２のラッチ手段がラッチする第２の
所定電位の絶対値は、前記充放電手段が放電を開始する
電源電圧の絶対値よりも小さい、 ことを特徴とする請求項２に記載のパワーオンリセット
回路。 - 【請求項４】前記第１のラッチ手段は、前記第２のスイ
ッチ手段が前記第２のラッチ手段が出力する制御信号に
よって開くと、出力端子よりリセットオンの信号を出力
する、 ことを特徴とする請求項３に記載のパワーオンリセット
回路。 - 【請求項５】前記第１のラッチ手段は、前記充放電手段
が前記第２のノードの放電を開始すると、出力端子より
リセット解除の信号を出力する、 ことを特徴とする請求項３に記載のパワーオンリセット
回路。 - 【請求項６】前記第１のスイッチ手段は、電源電圧端子
と前記第１のノードとの間に接続され、前記第１のラッ
チ手段が出力する前記信号がゲートに印加される第１の
Ｐチャネルトランジスタを有し、 前記電位分割手段は、前記第１のノードと接地端子との
間に直列に接続された複数の抵抗を有し、抵抗の相互接
続点から分割された電位を出力し、 前記充放電手段は、前記第２のノードと接地端子との間
に接続され、前記電位分割手段の出力電位をゲートに印
加する第１のＮチャネルトランジスタを有し、 前記第１のラッチ手段は、前記第２のノードに入力端が
接続され前記出力端子に出力端が接続された第１のイン
バータと、前記出力端子に入力端が接続され前記第２の
ノードに出力端が接続された第２のインバータとを有
し、 前記第２のスイッチ手段は、電源電圧端子と前記第２の
ノードとの間に接続され、前記第２のラッチ手段が出力
する前記制御信号がゲートに印加される第２のＰチャネ
ルトランジスタを有する、 ことを特徴する請求項２又は３に記載のパワーオンリセ
ット回路。 - 【請求項７】前記第１、第２のＰチャネルトラジスタ及
び前記第１のＮチャネルトランジスタはＦＥＴでなる、 ことを特徴とする請求項６に記載のパワーオンリセット
回路。 - 【請求項８】前記第１のキャパシタはゲート及びドレイ
ンが電源電圧端子に接続され、ゲートが前記ＮＡＮＤゲ
ートの第２の入力端に接続された第３のＰチャネルＦＥ
Ｔでなり、前記第２のキャパシタはゲート及びドレイン
が接地端子に接続され、ゲートが前記ＮＡＮＤゲートの
出力端に接続された第２のＮチャネルＦＥＴでなる、 ことを特徴とする請求項６又は７に記載のパワーオンリ
セット回路。 - 【請求項９】電源電圧端子と第１のノードとの間に接続
された第１のスイッチ手段と、 電源電圧端子と第２のノードとの間に接続された第２の
スイッチ手段と、 前記第１のノードと接地端子との間に接続され、前記第
１のノードの電位を分割した電位を出力する電位分割手
段と、 前記第２のノードと接地端子との間に接続され、前記電
位分割手段の出力電位に基づいて、前記第２のノードを
充電又は放電する充放電手段と、 前記第２のノードの電位を保持して出力端子より信号を
出力すると共に、前記信号を前記第１のスイッチ手段に
与えて前記第１のスイッチ手段を開閉制御するラッチ手
段と、 を備えたパワーオンリセット回路において、 電源投入時の初期状態で前記ラッチ手段の出力側電位
が、電源電圧の上昇に追従した場合に、前記ラッチ手段
の入力側を電源電圧端子と導通させる、 ことを特徴とするパワーオンリセット回路。 - 【請求項１０】前記ラッチ手段の入力側と前記電源電圧
端子とが導通することで、前記ラッチ手段が出力端子よ
りリセットオンの信号を出力する、 ことを特徴とする請求項９に記載のパワーオンリセット
回路。 - 【請求項１１】前記ラッチ手段が出力端子よりリセット
オンの信号を出力すると、前記ラッチ手段の入力側と前
記電源電圧端子とが非導通となる、 ことを特徴とする請求項１０に記載のパワーオンリセッ
ト回路。 - 【請求項１２】前記ラッチ手段は、前記充放電手段が前
記第２のノードの放電を開始すると、出力端子よりリセ
ット解除の信号を出力する、 ことを特徴とする請求項１０に記載のパワーオンリセッ
ト回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08049197A JP3288249B2 (ja) | 1997-03-31 | 1997-03-31 | パワーオンリセット回路 |
| US09/052,364 US6144237A (en) | 1997-03-31 | 1998-03-31 | Power on reset circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08049197A JP3288249B2 (ja) | 1997-03-31 | 1997-03-31 | パワーオンリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10276078A true JPH10276078A (ja) | 1998-10-13 |
| JP3288249B2 JP3288249B2 (ja) | 2002-06-04 |
Family
ID=13719776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08049197A Expired - Fee Related JP3288249B2 (ja) | 1997-03-31 | 1997-03-31 | パワーオンリセット回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6144237A (ja) |
| JP (1) | JP3288249B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009302810A (ja) * | 2008-06-12 | 2009-12-24 | Denso Corp | パワーオンリセット回路 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6236253B1 (en) * | 1999-10-28 | 2001-05-22 | International Business Machines Corporation | Apparatus and method for controlling a reset in a self-timed circuit of a multiple-clock system |
| US6661264B2 (en) * | 2001-09-28 | 2003-12-09 | Intel Corporation | Releasing functional blocks in response to a determination of a supply voltage predetermined level and a logic predetermined initial state |
| TW576596U (en) * | 2001-11-09 | 2004-02-11 | Tatung Co | Cold-power-on electrical circuit device that is composed by pause key and hot-power-on key in portable information equipment |
| JP4007027B2 (ja) * | 2002-03-19 | 2007-11-14 | 日本電気株式会社 | パワーオンリセット回路 |
| JP4047689B2 (ja) * | 2002-10-03 | 2008-02-13 | 沖電気工業株式会社 | パワーオンリセット回路 |
| US7310760B1 (en) | 2002-12-11 | 2007-12-18 | Chung Sun | Apparatus and method for initializing an integrated circuit device and activating a function of the device once an input power supply has reached a threshold voltage |
| KR100535114B1 (ko) * | 2003-03-28 | 2005-12-07 | 주식회사 하이닉스반도체 | 파워 업 검출 장치 |
| KR100614645B1 (ko) * | 2004-06-03 | 2006-08-22 | 삼성전자주식회사 | 파워-온 리셋회로 |
| US7142024B2 (en) * | 2004-11-01 | 2006-11-28 | Stmicroelectronics, Inc. | Power on reset circuit |
| US20070247204A1 (en) * | 2006-04-24 | 2007-10-25 | Yang-Chen Hsu | Start up circuit without standby current |
| KR100854462B1 (ko) * | 2007-04-02 | 2008-08-27 | 주식회사 하이닉스반도체 | 초기화 신호 발생 회로 |
| US7417476B1 (en) | 2007-04-24 | 2008-08-26 | Smartech Worldwide Limited | Power-on-reset circuit with output reset to ground voltage during power off |
| US8963590B2 (en) * | 2007-06-13 | 2015-02-24 | Honeywell International Inc. | Power cycling power on reset circuit for fuse initialization circuitry |
| US20080309384A1 (en) * | 2007-06-13 | 2008-12-18 | Honeywell International Inc. | Initialization Circuitry Having Fuse Leakage Current Tolerance |
| JP5174515B2 (ja) * | 2008-04-09 | 2013-04-03 | 株式会社日立製作所 | 半導体集積回路装置 |
| US7786770B1 (en) * | 2008-09-30 | 2010-08-31 | Altera Corporation | Reducing power consumption by disabling power-on reset circuits after power up |
| DE102009042388B4 (de) * | 2009-09-21 | 2011-06-01 | Texas Instruments Deutschland Gmbh | Elektronische Vorrichtung zur Einschaltrücksetzung |
| US8106688B2 (en) * | 2009-11-18 | 2012-01-31 | Smartech Worldwide Limited | Power-on-reset circuit with brown-out reset for multiple power supplies |
| US8531194B2 (en) | 2011-03-24 | 2013-09-10 | Freescale Semiconductor, Inc. | Selectable threshold reset circuit |
| US8723554B2 (en) | 2011-11-10 | 2014-05-13 | Aeroflex Colorado Springs Inc. | High-stability reset circuit for monitoring supply undervoltage and overvoltage |
| CN106921371B (zh) * | 2015-12-28 | 2020-03-31 | 上海新微技术研发中心有限公司 | 低功耗上电复位电路 |
| US10191086B2 (en) * | 2016-03-24 | 2019-01-29 | Apple Inc. | Power detection circuit |
| CN105811941B (zh) * | 2016-04-08 | 2017-05-17 | 厦门新页微电子技术有限公司 | 一种上电复位电路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997007408A1 (fr) * | 1995-08-21 | 1997-02-27 | Matsushita Electronics Corporation | Systeme de detection de tension, circuit de remise a zero/remise en service d'un circuit et dispositif semi-conducteur |
| US5847586A (en) * | 1995-11-08 | 1998-12-08 | Burstein; Steven | Enhanced power-on-reset/low voltage detection circuit |
| JP3319559B2 (ja) * | 1996-01-16 | 2002-09-03 | 株式会社東芝 | オートクリア回路 |
| JP3609185B2 (ja) * | 1996-01-30 | 2005-01-12 | 沖電気工業株式会社 | 信号発生回路及びこれを用いたテストモード設定方法 |
-
1997
- 1997-03-31 JP JP08049197A patent/JP3288249B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-31 US US09/052,364 patent/US6144237A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009302810A (ja) * | 2008-06-12 | 2009-12-24 | Denso Corp | パワーオンリセット回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6144237A (en) | 2000-11-07 |
| JP3288249B2 (ja) | 2002-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3288249B2 (ja) | パワーオンリセット回路 | |
| US4959646A (en) | Dynamic PLA timing circuit | |
| US6281710B1 (en) | Selective latch for a domino logic gate | |
| KR960003529B1 (ko) | 반도체 메모리 장치의 칩 초기화 신호 발생회로 | |
| US4638182A (en) | High-level CMOS driver circuit | |
| JPH0450770B2 (ja) | ||
| WO2008056712A1 (fr) | Circuit de mise en marche et d'arrêt de tension | |
| US6215329B1 (en) | Output stage for a memory device and for low voltage applications | |
| JP3319559B2 (ja) | オートクリア回路 | |
| JPH07202665A (ja) | ドライバ／レシーバ回路 | |
| JPH05312850A (ja) | 半導体集積回路 | |
| JPH09121151A (ja) | データ出力バッファ | |
| US5457653A (en) | Technique to prevent deprogramming a floating gate transistor used to directly switch a large electrical signal | |
| JP3652793B2 (ja) | 半導体装置の電圧変換回路 | |
| JP3176339B2 (ja) | レベルシフト回路及びこれを備える不揮発性メモリ | |
| JP3237644B2 (ja) | レベル変換回路 | |
| US6040734A (en) | Supply voltages switch circuit | |
| TWI223498B (en) | Amplitude conversion circuit | |
| US6353560B1 (en) | Semiconductor memory device | |
| JP2859898B2 (ja) | チョッパ型コンパレータ | |
| US11539315B1 (en) | Driver circuit for full-bridge DC motor driver system | |
| JPH04361422A (ja) | ディスチャージ回路 | |
| JPH0589265A (ja) | 積分回路 | |
| JPH05135591A (ja) | Ｒａｍ書き込み回路 | |
| JPH0737385A (ja) | 内部電源用降圧回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020222 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080315 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090315 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100315 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |