JPH04361422A - ディスチャージ回路 - Google Patents
ディスチャージ回路Info
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- JPH04361422A JPH04361422A JP3137331A JP13733191A JPH04361422A JP H04361422 A JPH04361422 A JP H04361422A JP 3137331 A JP3137331 A JP 3137331A JP 13733191 A JP13733191 A JP 13733191A JP H04361422 A JPH04361422 A JP H04361422A
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- capacitor
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- 239000003990 capacitor Substances 0.000 claims abstract description 35
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はディスチャージ回路に関
し、特にパワーオンリセット回路などのＣＭＯＳ集積回
路からなるディスチャージ回路に関する。
し、特にパワーオンリセット回路などのＣＭＯＳ集積回
路からなるディスチャージ回路に関する。
【０００２】
【従来の技術】従来のパワーオンリセット回路は、例え
ば図３に示すように、トグル・フリップフロップのマス
タ側を、コンデンサＣ４により最高電位（以下ＶＤＤと
記す）に、又スレーブ側をコンデンサＣ５により最低電
位（以下ＶＳＳと記す）に初期設定を行っている。
ば図３に示すように、トグル・フリップフロップのマス
タ側を、コンデンサＣ４により最高電位（以下ＶＤＤと
記す）に、又スレーブ側をコンデンサＣ５により最低電
位（以下ＶＳＳと記す）に初期設定を行っている。
【０００３】図３において、本ディスチャージ回路は、
ＣＭＯＳインバータＩ７〜Ｉ１２と、コンデンサＣ４，
Ｃ５と、トランスファゲートＴ５〜Ｔ８と、ＮＡＮＤゲ
ートＮＡ２と、クロック入力端子ＣＬＫと、パワーオン
リセット端子ＰＯＲとを備えている。ここで、各トラン
スファゲートＴ５〜Ｔ８は、いずれも制御クロックＣＫ
，ＣＫの否定値がそれぞれ印加されるＰ，Ｎ型ＭＯＳト
ランジスタからなる。
ＣＭＯＳインバータＩ７〜Ｉ１２と、コンデンサＣ４，
Ｃ５と、トランスファゲートＴ５〜Ｔ８と、ＮＡＮＤゲ
ートＮＡ２と、クロック入力端子ＣＬＫと、パワーオン
リセット端子ＰＯＲとを備えている。ここで、各トラン
スファゲートＴ５〜Ｔ８は、いずれも制御クロックＣＫ
，ＣＫの否定値がそれぞれ印加されるＰ，Ｎ型ＭＯＳト
ランジスタからなる。
【０００４】電源電圧ＶＤＤ，ＶＳＳが０ボルトの時、
すなわちパワーオフの状態においては、パワーオンリセ
ット出力端子（以下ＰＯＲと記す）は０ボルトの状態に
ある。
すなわちパワーオフの状態においては、パワーオンリセ
ット出力端子（以下ＰＯＲと記す）は０ボルトの状態に
ある。
【０００５】前記電源電圧ＶＤＤが０ボルトの状態から
所定の設定電圧に増大してゆく段階すなわちパワーオン
の状態においては、コンデンサＣ４，Ｃ５によってＣＭ
ＯＳインバータＩ７のゲート電圧はＶＤＤレベルに、Ｃ
ＭＯＳインバータＩ８のゲートは０ボルトに保たれる。 電源電圧ＶＤＤが｜ＶＴＰ｜＋ＶＴＮ（ＶＴＰはＰ型Ｍ
ＯＳトランジスタの、ＶＴＮはＮ型ＭＯＳトランジスタ
の各々のスレッショルド電圧）に上昇するまではＰ型お
よびＮ型の各ＭＯＳトランジスタのゲート電圧がスレッ
ショルド電圧まで到達しないため、インバータＩ７〜Ｉ
１２，ＮＡＮＤゲートＮＡ２，出力端子ＰＯＲの出力電
位は中間レベルとなる。
所定の設定電圧に増大してゆく段階すなわちパワーオン
の状態においては、コンデンサＣ４，Ｃ５によってＣＭ
ＯＳインバータＩ７のゲート電圧はＶＤＤレベルに、Ｃ
ＭＯＳインバータＩ８のゲートは０ボルトに保たれる。 電源電圧ＶＤＤが｜ＶＴＰ｜＋ＶＴＮ（ＶＴＰはＰ型Ｍ
ＯＳトランジスタの、ＶＴＮはＮ型ＭＯＳトランジスタ
の各々のスレッショルド電圧）に上昇するまではＰ型お
よびＮ型の各ＭＯＳトランジスタのゲート電圧がスレッ
ショルド電圧まで到達しないため、インバータＩ７〜Ｉ
１２，ＮＡＮＤゲートＮＡ２，出力端子ＰＯＲの出力電
位は中間レベルとなる。
【０００６】電源電圧ＶＤＤが前記｜ＶＴＰ｜＋ＶＴＮ
を越える状態になると、ＣＭＯＳインバータＩ７のゲー
ト電圧がＶＤＤ，インバータＩ８のゲート電圧はＶＳＳ
であるため、端子ＰＯＲは前記電源電圧ＶＤＤ（リセッ
ト状態）となる。
を越える状態になると、ＣＭＯＳインバータＩ７のゲー
ト電圧がＶＤＤ，インバータＩ８のゲート電圧はＶＳＳ
であるため、端子ＰＯＲは前記電源電圧ＶＤＤ（リセッ
ト状態）となる。
【０００７】その後、クロック入力端子（以下ＣＬＫと
記す）より、立ち上り信号が入力されると、トグル・フ
リップフロップのトランスファゲートＴ５〜Ｔ８が動作
し、コンデンサＣ４，Ｃ５には任意の電源電圧がチャー
ジされ、出力端子ＰＯＲの出力電位はＶＳＳ（リセット
解除）となる。
記す）より、立ち上り信号が入力されると、トグル・フ
リップフロップのトランスファゲートＴ５〜Ｔ８が動作
し、コンデンサＣ４，Ｃ５には任意の電源電圧がチャー
ジされ、出力端子ＰＯＲの出力電位はＶＳＳ（リセット
解除）となる。
【０００８】また、端子ＰＯＲがＶＳＳレベルになると
、２入力ＮＡＮＤゲートＮＡ２の一方の入力がＶＳＳレ
ベルになり、前記トグル・フリップフロップのトランス
ファゲートＴ５〜Ｔ８が固定され、入力信号ＣＬＫにか
かわらず、端子ＰＯＲは前記電源電圧ＶＤＤが｜ＶＴＰ
｜＋ＶＴＮに下がるまでは、常にＶＳＳレベルである。
、２入力ＮＡＮＤゲートＮＡ２の一方の入力がＶＳＳレ
ベルになり、前記トグル・フリップフロップのトランス
ファゲートＴ５〜Ｔ８が固定され、入力信号ＣＬＫにか
かわらず、端子ＰＯＲは前記電源電圧ＶＤＤが｜ＶＴＰ
｜＋ＶＴＮに下がるまでは、常にＶＳＳレベルである。
【０００９】任意の電源電圧ＶＤＤにおいて、電源オフ
後のコンデンサＣ４，Ｃ５の電荷はリーク電流等により
自然放電されていた。
後のコンデンサＣ４，Ｃ５の電荷はリーク電流等により
自然放電されていた。
【００１０】
【発明が解決しようとする課題】このような従来のパワ
ーオンリセット回路では、電源投入後にコンデンサＣ４
，Ｃ５にたくわえられた電荷は、電源ＯＦＦ後リーク電
流等により完全にディスチャージされるまで、数秒の時
間を要していた。
ーオンリセット回路では、電源投入後にコンデンサＣ４
，Ｃ５にたくわえられた電荷は、電源ＯＦＦ後リーク電
流等により完全にディスチャージされるまで、数秒の時
間を要していた。
【００１１】この為、電源がＯＦＦになって、コンデン
サＣ４，Ｃ５の電荷が完全にディスチャージされる前に
電源がＯＮになると、このパワーオンリセット回路は初
期からリセット解除状態となってしまい、パワーオンリ
セット回路のリセット信号を使用している内部回路は初
期値が定まらず、不安定な状態になり、システムの誤動
作を生じる恐れがあるという問題点があった。
サＣ４，Ｃ５の電荷が完全にディスチャージされる前に
電源がＯＮになると、このパワーオンリセット回路は初
期からリセット解除状態となってしまい、パワーオンリ
セット回路のリセット信号を使用している内部回路は初
期値が定まらず、不安定な状態になり、システムの誤動
作を生じる恐れがあるという問題点があった。
【００１２】本発明の目的は、前記問題点を解決し、初
期値が常に定まり、その後を安定に動作するようにする
ディスチャージ回路を提供することにある。
期値が常に定まり、その後を安定に動作するようにする
ディスチャージ回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明の構成は、電源投
入時に初期値を確定させるためのコンデンサを用いてい
るパワーオンリセット回路を備えたディスチャージ回路
において、第１の電源と信号線との間に設けられた前記
コンデンサと並列に、トランジスタのドレイン・ソース
を接続し、前記トランジスタのゲートを第２の電源に接
続したことを特徴とする。
入時に初期値を確定させるためのコンデンサを用いてい
るパワーオンリセット回路を備えたディスチャージ回路
において、第１の電源と信号線との間に設けられた前記
コンデンサと並列に、トランジスタのドレイン・ソース
を接続し、前記トランジスタのゲートを第２の電源に接
続したことを特徴とする。
【００１４】
【実施例】図１は本発明の第１の実施例のディスチャー
ジ回路を示す回路図である。
ジ回路を示す回路図である。
【００１５】図１に示されるように、第１の実施例は、
トランスファゲートＴ１〜Ｔ４，インバータＩ１〜Ｉ６
，２入力ＮＡＮＤゲートＮＡ１，コンデンサＣ１，Ｃ２
を用いたトグル・フリップフロップにＰ型ＭＯＳトラン
ジスタＰ２及びＮ型ＭＯＳトランジスタＮ１を備えてい
る。
トランスファゲートＴ１〜Ｔ４，インバータＩ１〜Ｉ６
，２入力ＮＡＮＤゲートＮＡ１，コンデンサＣ１，Ｃ２
を用いたトグル・フリップフロップにＰ型ＭＯＳトラン
ジスタＰ２及びＮ型ＭＯＳトランジスタＮ１を備えてい
る。
【００１６】電源オフから電源オンを行い、端子ＰＯＲ
がリセット状態からリセット解除までの動作過程は、従
来の技術で説明したものと同じである。しかし、任意の
電源電圧ＶＤＤにおいては電源をオフすると、コンデン
サＣ１にチャージされた電荷はコンデンサＣ１の電圧が
ＶＴＮに下がるまではＮ型ＭＯＳトランジスタＮ１のド
レイン部のＶＤＤよりソース部の信号線に流れ、コンデ
ンサＣ１の電位はＶＴＮまで下がる。また、コンデンサ
Ｃ２にチャージされた電荷はコンデンサＣ２の電圧が｜
ＶＴＰ｜に下がるまでは、Ｐ型ＭＯＳトランジスタＰ２
のソース部の信号線よりドレイン部のＶＳＳへ流れ、コ
ンデンサＣ２の電位は｜ＶＴＰ｜まで下がる。これによ
り、数ｍｓ以内に次電源投入時の初期設定可能状態とな
る。
がリセット状態からリセット解除までの動作過程は、従
来の技術で説明したものと同じである。しかし、任意の
電源電圧ＶＤＤにおいては電源をオフすると、コンデン
サＣ１にチャージされた電荷はコンデンサＣ１の電圧が
ＶＴＮに下がるまではＮ型ＭＯＳトランジスタＮ１のド
レイン部のＶＤＤよりソース部の信号線に流れ、コンデ
ンサＣ１の電位はＶＴＮまで下がる。また、コンデンサ
Ｃ２にチャージされた電荷はコンデンサＣ２の電圧が｜
ＶＴＰ｜に下がるまでは、Ｐ型ＭＯＳトランジスタＰ２
のソース部の信号線よりドレイン部のＶＳＳへ流れ、コ
ンデンサＣ２の電位は｜ＶＴＰ｜まで下がる。これによ
り、数ｍｓ以内に次電源投入時の初期設定可能状態とな
る。
【００１７】以上本実施例のディスチャージ回路の構成
は、電源投入時に初期値を確定させるためのコンデンサ
を用いているパワーオンリセット回路を備えたディスチ
ャージ回路において、前記コンデンサが第１の電源（Ｖ
ＤＤ）−信号線間に接続される場合は、そのコンデンサ
と並列にＮ型トランジスタを接続し、このトランジスタ
のゲートは第２の電源（ＶＳＳ）に接続し、前記コンデ
ンサが信号線−第２の電源（ＶＳＳ）間に接続される場
合は、そのコンデンサと並列にＰ型トランジスタを接続
し、このトランジスタのゲートは第１の電源（ＶＤＤ）
に接続した構造を有する。
は、電源投入時に初期値を確定させるためのコンデンサ
を用いているパワーオンリセット回路を備えたディスチ
ャージ回路において、前記コンデンサが第１の電源（Ｖ
ＤＤ）−信号線間に接続される場合は、そのコンデンサ
と並列にＮ型トランジスタを接続し、このトランジスタ
のゲートは第２の電源（ＶＳＳ）に接続し、前記コンデ
ンサが信号線−第２の電源（ＶＳＳ）間に接続される場
合は、そのコンデンサと並列にＰ型トランジスタを接続
し、このトランジスタのゲートは第１の電源（ＶＤＤ）
に接続した構造を有する。
【００１８】次に本発明の第２の実施例のディスチャー
ジ回路を、図２に示す。
ジ回路を、図２に示す。
【００１９】図２において、本第２の実施例は、端子５
１から供給される電源電圧ＶＤＤが、０ボルトの時すな
わちパワーオフの状態においては、端子５１および５２
は０ボルトの状態にある。
１から供給される電源電圧ＶＤＤが、０ボルトの時すな
わちパワーオフの状態においては、端子５１および５２
は０ボルトの状態にある。
【００２０】端子５１から供給される前記電源電圧ＶＤ
Ｄが０ボルトの状態から所定の設定電圧に増大してゆく
段階すなわちパワーオンの状態においては、電源電圧Ｖ
ＤＤが｜ＶＴＰ｜＋ＶＴＮに上昇すまでは、Ｐ型および
Ｎ型の各ＭＯＳトランジスタのゲート電圧がスレッショ
ルド電圧に到達しないため、各端子の出力は中間レベル
となる。 ただし、コンデンサＣ３の端子は０ボルトでＮＯＲゲー
ト３の他方の入力とＣＭＯＳインバータ４の出力，ＣＭ
ＯＳインバータ５の入力は０ボルトとなる。
Ｄが０ボルトの状態から所定の設定電圧に増大してゆく
段階すなわちパワーオンの状態においては、電源電圧Ｖ
ＤＤが｜ＶＴＰ｜＋ＶＴＮに上昇すまでは、Ｐ型および
Ｎ型の各ＭＯＳトランジスタのゲート電圧がスレッショ
ルド電圧に到達しないため、各端子の出力は中間レベル
となる。 ただし、コンデンサＣ３の端子は０ボルトでＮＯＲゲー
ト３の他方の入力とＣＭＯＳインバータ４の出力，ＣＭ
ＯＳインバータ５の入力は０ボルトとなる。
【００２１】電源電圧ＶＤＤが前記｜ＶＴＰ｜＋ＶＴＮ
を越える状態になると、ＣＭＯＳインバータ５の入力状
態が０ボルトであるため端子５２は前記電源電圧ＶＤＤ
（リセット状態）となり、Ｎ型ＭＯＳトランジスタ１が
ＯＮすることでＮＯＲゲート３の一方の入力が０ボルト
になり、端子５２はＶＤＤが保持される。
を越える状態になると、ＣＭＯＳインバータ５の入力状
態が０ボルトであるため端子５２は前記電源電圧ＶＤＤ
（リセット状態）となり、Ｎ型ＭＯＳトランジスタ１が
ＯＮすることでＮＯＲゲート３の一方の入力が０ボルト
になり、端子５２はＶＤＤが保持される。
【００２２】電源電圧ＶＤＤを高くしてゆくとＰ型ＭＯ
Ｓトランジスタ１とＮ型ＭＯＳトランジスタ２のディメ
ンジョンの設定により、任意の電圧からＮＯＲゲート３
に対する一方の入力レベルが増大してゆき、ある電圧に
おいてＮＯＲゲート３の論理スレッショルド電圧ＶＴＣ
を越えると、ＮＯＲゲート３の出力は０ボルトとなり、
ＣＭＯＳインバータ４の出力は電源電圧ＶＤＤとなり、
ＮＯＲゲート３の他方の入力が電源電圧ＶＤＤとなり、
ＮＯＲゲート３の出力は常に０ボルトとなり、ＣＭＯＳ
インバータ５の出力は０ボルトとなり、リセット状態が
解除される。
Ｓトランジスタ１とＮ型ＭＯＳトランジスタ２のディメ
ンジョンの設定により、任意の電圧からＮＯＲゲート３
に対する一方の入力レベルが増大してゆき、ある電圧に
おいてＮＯＲゲート３の論理スレッショルド電圧ＶＴＣ
を越えると、ＮＯＲゲート３の出力は０ボルトとなり、
ＣＭＯＳインバータ４の出力は電源電圧ＶＤＤとなり、
ＮＯＲゲート３の他方の入力が電源電圧ＶＤＤとなり、
ＮＯＲゲート３の出力は常に０ボルトとなり、ＣＭＯＳ
インバータ５の出力は０ボルトとなり、リセット状態が
解除される。
【００２３】Ｎ型ＭＯＳトランジスタ２はオフ状態とな
り、このためＰ型ＭＯＳトランジスタ１とＮ型ＭＯＳト
ランジスタ２との電源リークが無くなり、ＮＯＲゲート
３の一方の入力レベルはＶＤＤ−｜ＶＴＰ｜となる。勿
論、ＣＭＯＳインバータ５の出力は端子５２において０
ボルトとなる。これ以降については、電源電圧ＶＤＤが
｜ＶＴＰ｜＋ＶＴＮ以下に低下するまでは、同じデータ
及びリセット解除信号が保持される。
り、このためＰ型ＭＯＳトランジスタ１とＮ型ＭＯＳト
ランジスタ２との電源リークが無くなり、ＮＯＲゲート
３の一方の入力レベルはＶＤＤ−｜ＶＴＰ｜となる。勿
論、ＣＭＯＳインバータ５の出力は端子５２において０
ボルトとなる。これ以降については、電源電圧ＶＤＤが
｜ＶＴＰ｜＋ＶＴＮ以下に低下するまでは、同じデータ
及びリセット解除信号が保持される。
【００２４】任意の電源電圧ＶＤＤにおいて、電源オフ
にすると、コンデンサＣ３にたくわえられた電荷はコン
デンサＣ３の電圧が｜ＶＴＰ｜に下がるまでは、Ｐ型Ｍ
ＯＳトランジスタＰ２のソース部よりドレイン部のＶＳ
Ｓへ強制的に流れ、コンデンサＣ３の電位はＶＴＰまで
下がる。
にすると、コンデンサＣ３にたくわえられた電荷はコン
デンサＣ３の電圧が｜ＶＴＰ｜に下がるまでは、Ｐ型Ｍ
ＯＳトランジスタＰ２のソース部よりドレイン部のＶＳ
Ｓへ強制的に流れ、コンデンサＣ３の電位はＶＴＰまで
下がる。
【００２５】
【発明の効果】以上説明したように、本発明は、電源投
入時に初期値を確定させるためにコンデンサを用いてい
るパワーオンリセット回路で、コンデンサに電圧がチャ
ージされたあと電源オフされるとコンデンサと並列にＮ
型ＭＯＳトランジスタあるいはＰ型ＭＯＳトランジスタ
を備えることで数ｍｓ以内に強制的にコンデンサの放電
が出来、電源オフ後ただちにオンしてもパワーオンリセ
ットがかかりシステムの誤動作を回避できるという効果
がある。
入時に初期値を確定させるためにコンデンサを用いてい
るパワーオンリセット回路で、コンデンサに電圧がチャ
ージされたあと電源オフされるとコンデンサと並列にＮ
型ＭＯＳトランジスタあるいはＰ型ＭＯＳトランジスタ
を備えることで数ｍｓ以内に強制的にコンデンサの放電
が出来、電源オフ後ただちにオンしてもパワーオンリセ
ットがかかりシステムの誤動作を回避できるという効果
がある。
【図１】本発明の第１の実施例のディスチャージ回路を
示す回路図である。
示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来のパワーオンリセット回路を示す回路図で
ある。
ある。
Ｉ１〜Ｉ１２，４，５ ＣＭＯＳインバータＴ１
〜Ｔ８ トランスファゲートＮＡ１，ＮＡ２
ＮＡＮＤゲート３ ＮＯＲゲート １，Ｐ１，Ｐ２ Ｐ型ＭＯＳトランジスタ２，Ｎ
１ Ｎ型ＭＯＳトランジスタＣ１〜Ｃ５
コンデンサ ＣＬＫ クロック入力端子 ＰＯＲ，５２ パワーオンリセット出力端子１０
従来のパワーオンリセット回路部１１，１２
ディスチャージ回路部５１ 電源端子ＶＤ
Ｄ
〜Ｔ８ トランスファゲートＮＡ１，ＮＡ２
ＮＡＮＤゲート３ ＮＯＲゲート １，Ｐ１，Ｐ２ Ｐ型ＭＯＳトランジスタ２，Ｎ
１ Ｎ型ＭＯＳトランジスタＣ１〜Ｃ５
コンデンサ ＣＬＫ クロック入力端子 ＰＯＲ，５２ パワーオンリセット出力端子１０
従来のパワーオンリセット回路部１１，１２
ディスチャージ回路部５１ 電源端子ＶＤ
Ｄ
Claims (1)
- 【請求項１】 電源投入時に初期値を確定させるため
のコンデンサを用いているパワーオンリセット回路を備
えたディスチャージ回路において、第１の電源と信号線
との間に設けられた前記コンデンサと並列に、トランジ
スタのドレイン・ソースを接続し、前記トランジスタの
ゲートを第２の電源に接続したことを特徴とするディス
チャージ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3137331A JPH04361422A (ja) | 1991-06-10 | 1991-06-10 | ディスチャージ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3137331A JPH04361422A (ja) | 1991-06-10 | 1991-06-10 | ディスチャージ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04361422A true JPH04361422A (ja) | 1992-12-15 |
Family
ID=15196166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3137331A Pending JPH04361422A (ja) | 1991-06-10 | 1991-06-10 | ディスチャージ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04361422A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2727536A1 (fr) * | 1994-11-12 | 1996-05-31 | Honeywell Ag | Montage pour charger et decharger des condensateurs accumulateurs |
| US5801561A (en) * | 1995-05-01 | 1998-09-01 | Intel Corporation | Power-on initializing circuit |
| US8128555B2 (en) | 2006-07-05 | 2012-03-06 | Olympus Medical Systems Corp. | In-vivo information acquiring apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6478520A (en) * | 1987-09-19 | 1989-03-24 | Mitsubishi Electric Corp | Power-on reset circuit |
-
1991
- 1991-06-10 JP JP3137331A patent/JPH04361422A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6478520A (en) * | 1987-09-19 | 1989-03-24 | Mitsubishi Electric Corp | Power-on reset circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2727536A1 (fr) * | 1994-11-12 | 1996-05-31 | Honeywell Ag | Montage pour charger et decharger des condensateurs accumulateurs |
| US5801561A (en) * | 1995-05-01 | 1998-09-01 | Intel Corporation | Power-on initializing circuit |
| US8128555B2 (en) | 2006-07-05 | 2012-03-06 | Olympus Medical Systems Corp. | In-vivo information acquiring apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990907 |