JPH11195974A - レベルシフタ回路 - Google Patents
レベルシフタ回路Info
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- JPH11195974A JPH11195974A JP10286507A JP28650798A JPH11195974A JP H11195974 A JPH11195974 A JP H11195974A JP 10286507 A JP10286507 A JP 10286507A JP 28650798 A JP28650798 A JP 28650798A JP H11195974 A JPH11195974 A JP H11195974A
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
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- Microelectronics & Electronic Packaging (AREA)
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 外部電圧レベル（ＶＣＣ）から接地電圧レベ
ル（ＶＳＳ）に遷移する別途の回路を追加せず、３相の
電圧レベル（ＶＰＰ、ＶＣＣ、ＶＳＳ）を出力し得るレ
ベル変換器としてのレベルシフタ回路を提供すること。 【解決手段】 インバータＩＮＶ３１と、第１〜第４Ｐ
ＭＯＳトランジスタＰＭ３１〜ＰＭ３４と、第１〜第５
ＮＭＯＳトランジスタＮＭ３１〜ＮＭ３５と、を備え、
前記第２、第４ＮＭＯＳトランジスタＮＭ３２、ＮＭ３
４は、第１入力信号によって制御されるプルダウントラ
ンジスタとして用い、前記第４ＰＭＯＳトランジスタＰ
Ｍ３４及び第５ＮＭＯＳトランジスタＮＭ３５は第２入
力信号によって制御されるＣＭＯＳプルダウンスイッチ
として用いるように、レベルシフタ回路を構成する。
ル（ＶＳＳ）に遷移する別途の回路を追加せず、３相の
電圧レベル（ＶＰＰ、ＶＣＣ、ＶＳＳ）を出力し得るレ
ベル変換器としてのレベルシフタ回路を提供すること。 【解決手段】 インバータＩＮＶ３１と、第１〜第４Ｐ
ＭＯＳトランジスタＰＭ３１〜ＰＭ３４と、第１〜第５
ＮＭＯＳトランジスタＮＭ３１〜ＮＭ３５と、を備え、
前記第２、第４ＮＭＯＳトランジスタＮＭ３２、ＮＭ３
４は、第１入力信号によって制御されるプルダウントラ
ンジスタとして用い、前記第４ＰＭＯＳトランジスタＰ
Ｍ３４及び第５ＮＭＯＳトランジスタＮＭ３５は第２入
力信号によって制御されるＣＭＯＳプルダウンスイッチ
として用いるように、レベルシフタ回路を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、レベル変換器（Tr
anslator）としてのレベルシフタ回路に係るもので、詳
しくは、ＤＲＡＭのようなメモリ回路で、センスアンプ
アレイとセルブロックとを連結するブロック選択トラン
ジスタのゲート信号として用い、信号の入力により二つ
又は三つの異なる電圧レベルを与えるレベル変換器とし
て使用し得る、レベルシフタ回路に関するものである。
anslator）としてのレベルシフタ回路に係るもので、詳
しくは、ＤＲＡＭのようなメモリ回路で、センスアンプ
アレイとセルブロックとを連結するブロック選択トラン
ジスタのゲート信号として用い、信号の入力により二つ
又は三つの異なる電圧レベルを与えるレベル変換器とし
て使用し得る、レベルシフタ回路に関するものである。
【０００２】
【従来の技術】従来のレベル変換器においては、図４に
示したように、入力信号ＩＮを反転するインバータＩＮ
Ｖ１１と、該インバータの出力がゲートに入力され、ソ
ースが接地電圧ＶＳＳに、ドレインはノードＢに夫々接
続された第１ＮＭＯＳトランジスタＮＭ１１と、ゲート
に外部電圧ＶＣＣが印加され、ソースが前記ノードＢ
に、ドレインは、ノードＣに夫々接続された第２ＮＭＯ
ＳトランジスタＮＭ１２と、ゲートに外部電圧ＶＣＣ
が、ソースには前記インバータＩＮＶ１１の出力が夫々
入力され、ドレインがノードＤに接続された第３ＮＭＯ
ＳトランジスタＮＭ１３と、ゲートに供給電圧ＶＣＣＰ
が印加され、ソースが前記ノードＤに、ドレインは、ノ
ードＥに夫々接続された第４ＮＭＯＳトランジスタＮＭ
１４と、ゲートが前記ノードＥに、ドレインは、前記ノ
ードＣに夫々接続され、ソース及び基板に供給電圧ＶＣ
ＣＰが印加される第１ＰＭＯＳトランジスタＰＭ１１
と、ゲートが前記ノードＣに、ドレインは、前記ノード
Ｅに接続され、ソース及び基板に供給電圧ＶＣＣＰが夫
々印加される第２ＰＭＯＳトランジスタＰＭ１２と、ゲ
ートがノードＣに、ドレインはノードＯに夫々接続さ
れ、ソース及び基板に供給電圧ＶＣＣＰが印加される第
３ＰＭＯＳトランジスタＰＭ１３と、ゲートが前記ノー
ドＥに、ソースは前記第３ＰＭＯＳトランジスタＰＭ１
３のドレインに、ドレインは、前記ノードＯに夫々接続
され、基板に供給電圧ＶＣＣＰが印加される第４ＰＭＯ
ＳトランジスタンジスタＰＭ１４と、ゲートに供給電圧
ＶＣＣＰが、ソースには外部電圧ＶＣＣが夫々印加さ
れ、ドレインが前記ＰＭＯＳトランジスタＰＭ１４のド
レインに接続された第５ＮＭＯＳトランジスタと、を備
えて構成され、ノードＯから出力信号ＯＵＴが出力され
ていた。
示したように、入力信号ＩＮを反転するインバータＩＮ
Ｖ１１と、該インバータの出力がゲートに入力され、ソ
ースが接地電圧ＶＳＳに、ドレインはノードＢに夫々接
続された第１ＮＭＯＳトランジスタＮＭ１１と、ゲート
に外部電圧ＶＣＣが印加され、ソースが前記ノードＢ
に、ドレインは、ノードＣに夫々接続された第２ＮＭＯ
ＳトランジスタＮＭ１２と、ゲートに外部電圧ＶＣＣ
が、ソースには前記インバータＩＮＶ１１の出力が夫々
入力され、ドレインがノードＤに接続された第３ＮＭＯ
ＳトランジスタＮＭ１３と、ゲートに供給電圧ＶＣＣＰ
が印加され、ソースが前記ノードＤに、ドレインは、ノ
ードＥに夫々接続された第４ＮＭＯＳトランジスタＮＭ
１４と、ゲートが前記ノードＥに、ドレインは、前記ノ
ードＣに夫々接続され、ソース及び基板に供給電圧ＶＣ
ＣＰが印加される第１ＰＭＯＳトランジスタＰＭ１１
と、ゲートが前記ノードＣに、ドレインは、前記ノード
Ｅに接続され、ソース及び基板に供給電圧ＶＣＣＰが夫
々印加される第２ＰＭＯＳトランジスタＰＭ１２と、ゲ
ートがノードＣに、ドレインはノードＯに夫々接続さ
れ、ソース及び基板に供給電圧ＶＣＣＰが印加される第
３ＰＭＯＳトランジスタＰＭ１３と、ゲートが前記ノー
ドＥに、ソースは前記第３ＰＭＯＳトランジスタＰＭ１
３のドレインに、ドレインは、前記ノードＯに夫々接続
され、基板に供給電圧ＶＣＣＰが印加される第４ＰＭＯ
ＳトランジスタンジスタＰＭ１４と、ゲートに供給電圧
ＶＣＣＰが、ソースには外部電圧ＶＣＣが夫々印加さ
れ、ドレインが前記ＰＭＯＳトランジスタＰＭ１４のド
レインに接続された第５ＮＭＯＳトランジスタと、を備
えて構成され、ノードＯから出力信号ＯＵＴが出力され
ていた。
【０００３】以下、このように構成された従来のレベル
変換器の動作を説明する。
変換器の動作を説明する。
【０００４】先ず、図５に示したように、入力信号ＩＮ
が“ハイ”レベルから、“ロー”レベルに遷移される
と、インバータＩＮＶ１１の出力のノードＡは、“ロ
ー”レベルから、“ハイ”レベルに遷移されるため、第
１ＮＭＯＳトランジスタＮＭ１１がターンオンされ、ノ
ードＢが、“ロー”レベルになり、ノードＣも“ロー”
レベルになる。
が“ハイ”レベルから、“ロー”レベルに遷移される
と、インバータＩＮＶ１１の出力のノードＡは、“ロ
ー”レベルから、“ハイ”レベルに遷移されるため、第
１ＮＭＯＳトランジスタＮＭ１１がターンオンされ、ノ
ードＢが、“ロー”レベルになり、ノードＣも“ロー”
レベルになる。
【０００５】そして、ノードＤは、最初は、第３ＮＭＯ
ＳトランジスタＮＭ１３によりＶＣＣ−Ｖｔレベルにな
るが、ノードＣがローレベルになると、第２ＰＭＯＳト
ランジスタＰＭ１２が活性化され、ノードＥが供給電圧
ＶＣＣＰレベルまで上昇するため、ＶＣＣＰ−Ｖｔレベ
ルに遷移される。よって、第１，第４ＰＭＯＳトランジ
スタＰＭ１１、ＰＭ１４がターンオンされる。ここで、
Ｖｔは、しきい電圧であって、約０．７Ｖとなる。
ＳトランジスタＮＭ１３によりＶＣＣ−Ｖｔレベルにな
るが、ノードＣがローレベルになると、第２ＰＭＯＳト
ランジスタＰＭ１２が活性化され、ノードＥが供給電圧
ＶＣＣＰレベルまで上昇するため、ＶＣＣＰ−Ｖｔレベ
ルに遷移される。よって、第１，第４ＰＭＯＳトランジ
スタＰＭ１１、ＰＭ１４がターンオンされる。ここで、
Ｖｔは、しきい電圧であって、約０．７Ｖとなる。
【０００６】且つ、前記ノードＣが、“ロー”レベルで
あるため、第３ＰＭＯＳトランジスタＰＭ１３がターン
オンされ、ノードＯは、供給電圧ＶＣＣＰに接続され
る。即ち、出力信号ＯＵＴが供給電圧ＶＣＣＰレベルに
出力される。
あるため、第３ＰＭＯＳトランジスタＰＭ１３がターン
オンされ、ノードＯは、供給電圧ＶＣＣＰに接続され
る。即ち、出力信号ＯＵＴが供給電圧ＶＣＣＰレベルに
出力される。
【０００７】次いで、第１入力信号ＩＮ１が“ロー”レ
ベルから“ハイ”レベルに遷移されると、ノードＡは、
“ハイ”レベルから“ロー”レベルに遷移され、第１Ｎ
ＭＯＳトランジスタＮＭ１１がターンオフされてノード
Ｄは、“ロー”レベルに下降する。従って、ノードＥも
“ロー”レベルになって第１ＰＭＯＳトランジスタＰＭ
１１が活性化され、ノードＣは、供給電圧ＶＣＣＰレベ
ルまで上昇して第２、第３ＰＭＯＳトランジスタがＰＭ
１２、ＰＭ１３はターンオフする。
ベルから“ハイ”レベルに遷移されると、ノードＡは、
“ハイ”レベルから“ロー”レベルに遷移され、第１Ｎ
ＭＯＳトランジスタＮＭ１１がターンオフされてノード
Ｄは、“ロー”レベルに下降する。従って、ノードＥも
“ロー”レベルになって第１ＰＭＯＳトランジスタＰＭ
１１が活性化され、ノードＣは、供給電圧ＶＣＣＰレベ
ルまで上昇して第２、第３ＰＭＯＳトランジスタがＰＭ
１２、ＰＭ１３はターンオフする。
【０００８】次いで、ノードＥが“ロー”レベルである
ため、第４ＰＭＯＳトランジスタＰＭ１４は、活性化さ
れ、第５ＮＭＯＳトランジスタＮＭ１５は、最初から、
内部的にターンオンされているため、ノードＯの出力信
号ＯＵＴは、外部電圧ＶＣＣレベルになる。
ため、第４ＰＭＯＳトランジスタＰＭ１４は、活性化さ
れ、第５ＮＭＯＳトランジスタＮＭ１５は、最初から、
内部的にターンオンされているため、ノードＯの出力信
号ＯＵＴは、外部電圧ＶＣＣレベルになる。
【０００９】従って、ＤＲＡＭのようなメモリ回路で、
トランスレータを伝送ゲート駆動器（Transfer gate dr
iver）として使用するため、初期にディスエーブル状態
の出力信号ＯＵＴを外部電圧ＶＣＣに維持した後、選択
されたメモリセルのブロックの場合は、出力信号ＯＵＴ
を供給電圧ＶＣＣＰに遷移し、選択されていないメモリ
セルブロックの場合は、出力信号ＯＵＴを接地電圧ＶＳ
Ｓに遷移すべきであるが、接地電圧ＶＳＳを出力しよう
とすると、外部電圧ＶＣＣレベルから接地電圧ＶＳＳレ
ベルに遷移する別途の回路が必要となる。
トランスレータを伝送ゲート駆動器（Transfer gate dr
iver）として使用するため、初期にディスエーブル状態
の出力信号ＯＵＴを外部電圧ＶＣＣに維持した後、選択
されたメモリセルのブロックの場合は、出力信号ＯＵＴ
を供給電圧ＶＣＣＰに遷移し、選択されていないメモリ
セルブロックの場合は、出力信号ＯＵＴを接地電圧ＶＳ
Ｓに遷移すべきであるが、接地電圧ＶＳＳを出力しよう
とすると、外部電圧ＶＣＣレベルから接地電圧ＶＳＳレ
ベルに遷移する別途の回路が必要となる。
【００１０】
【発明が解決しようとする課題】つまり、このような従
来のトランスレータにおいては、電圧レベルを変更して
出力するため、外部電圧ＶＣＣレベルから接地電圧ＶＳ
Ｓレベルに遷移させる別途の回路を構成すべきであると
いう不都合な点があった。
来のトランスレータにおいては、電圧レベルを変更して
出力するため、外部電圧ＶＣＣレベルから接地電圧ＶＳ
Ｓレベルに遷移させる別途の回路を構成すべきであると
いう不都合な点があった。
【００１１】そこで、本発明は、このような従来の課題
に鑑みてなされたもので、別途のレベル遷移回路を追加
せず、３相の電圧レベルを出力し得るレベルシフタ回路
を提供することを目的とする。
に鑑みてなされたもので、別途のレベル遷移回路を追加
せず、３相の電圧レベルを出力し得るレベルシフタ回路
を提供することを目的とする。
【００１２】且つ、本発明は、共用センスアンプ形状に
て構成されるＤＲＡＭのような回路で、セルブロックと
センスアンプとを連結する伝送ゲート駆動機として使用
し得るレベルシフタ回路を提供することを目的とする。
て構成されるＤＲＡＭのような回路で、セルブロックと
センスアンプとを連結する伝送ゲート駆動機として使用
し得るレベルシフタ回路を提供することを目的とする。
【００１３】又、本発明は、電力の消費を低減し、速度
を迅速化し、レイアウト面積を縮小し得るレベルシフタ
回路を提供することを目的とする。
を迅速化し、レイアウト面積を縮小し得るレベルシフタ
回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係るレベルシフタ回路においては、第
１入力信号ＩＮ１を反転するインバータＩＮＶ３１と、
該インバータＩＮＶ３１により反転された信号ＩＮＢが
ゲートに入力され、ソースが接地電圧ＶＳＳに、ドレイ
ンはノードＢ′に夫々接続された第１ＮＭＯＳトランジ
スタＮＭ３１と、ゲートに外部電圧ＶＣＣが印加され、
ソースがノードＢ′に、ドレインは、ノードＣ′に夫々
接続された第２ＮＭＯＳトランジスタＮＭ３２と、ゲー
トに第１入力信号ＩＮ１が入力され、ソースが接地電圧
ＶＳＳに、ドレインは、ノードＡ′に夫々接続された第
３ＮＭＯＳトランジスタＮＭ３３と、ゲートに外部電圧
ＶＣＣが印加され、ソースが前記ノードＡ′に、ドレイ
ンは、ノードＤ′に夫々接続された第４ＮＭＯＳトラン
ジスタＮＭ３４と、ゲートが前記ノードＤ′に、ドレイ
ンは、前記ノードＣ′に夫々接続され、ソース及び基板
に昇圧電圧ＶＰＰが印加される第１ＰＭＯＳトランジス
タＰＭ３１と、ゲートが前記ノードＣ′に、ドレイン
は、前記ノードＤ′に夫々接続され、ソース及び基板に
昇圧電圧ＶＰＰが印加される第２ＰＭＯＳトランジスタ
ＰＭ３２と、ゲートがノードＣ′に、ドレインはノード
Ｏ′に夫々接続され、ソース及び基板に昇圧電圧ＶＰＰ
が印加される第３ＰＭＯＳトランジスタＰＭ３３と、ゲ
ートが前記ノードＣ′に、ドレインは、前記ノードＯ′
に夫々接続され、ソースに第２入力信号ＩＮ２が入力さ
れる第５ＮＭＯＳトランジスタＮＭ３５と、ゲートが前
記ノードＤ′に、ソースは前記ノードＯ′に夫々接続さ
れ、ドレインに前記第２入力信号ＩＮ２が入力される第
４ＰＭＯＳトランジスタＰＭ３４と、を備えて構成さ
れ、前記ノードＯ′から出力信号が出力されるようにな
っている。
るため、本発明に係るレベルシフタ回路においては、第
１入力信号ＩＮ１を反転するインバータＩＮＶ３１と、
該インバータＩＮＶ３１により反転された信号ＩＮＢが
ゲートに入力され、ソースが接地電圧ＶＳＳに、ドレイ
ンはノードＢ′に夫々接続された第１ＮＭＯＳトランジ
スタＮＭ３１と、ゲートに外部電圧ＶＣＣが印加され、
ソースがノードＢ′に、ドレインは、ノードＣ′に夫々
接続された第２ＮＭＯＳトランジスタＮＭ３２と、ゲー
トに第１入力信号ＩＮ１が入力され、ソースが接地電圧
ＶＳＳに、ドレインは、ノードＡ′に夫々接続された第
３ＮＭＯＳトランジスタＮＭ３３と、ゲートに外部電圧
ＶＣＣが印加され、ソースが前記ノードＡ′に、ドレイ
ンは、ノードＤ′に夫々接続された第４ＮＭＯＳトラン
ジスタＮＭ３４と、ゲートが前記ノードＤ′に、ドレイ
ンは、前記ノードＣ′に夫々接続され、ソース及び基板
に昇圧電圧ＶＰＰが印加される第１ＰＭＯＳトランジス
タＰＭ３１と、ゲートが前記ノードＣ′に、ドレイン
は、前記ノードＤ′に夫々接続され、ソース及び基板に
昇圧電圧ＶＰＰが印加される第２ＰＭＯＳトランジスタ
ＰＭ３２と、ゲートがノードＣ′に、ドレインはノード
Ｏ′に夫々接続され、ソース及び基板に昇圧電圧ＶＰＰ
が印加される第３ＰＭＯＳトランジスタＰＭ３３と、ゲ
ートが前記ノードＣ′に、ドレインは、前記ノードＯ′
に夫々接続され、ソースに第２入力信号ＩＮ２が入力さ
れる第５ＮＭＯＳトランジスタＮＭ３５と、ゲートが前
記ノードＤ′に、ソースは前記ノードＯ′に夫々接続さ
れ、ドレインに前記第２入力信号ＩＮ２が入力される第
４ＰＭＯＳトランジスタＰＭ３４と、を備えて構成さ
れ、前記ノードＯ′から出力信号が出力されるようにな
っている。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態に対
し、図面を用いて説明する。
し、図面を用いて説明する。
【００１６】本発明に係るレベルシフタ回路において
は、図１に示したように、第１入力信号ＩＮ１を反転す
るインバータＩＮＶ３１と、該インバータＩＮＶ３１に
より反転された信号ＩＮＢがゲートに入力され、ソース
が接地電圧ＶＳＳに、ドレインはノードＢ′に接続され
た第１ＮＭＯＳトランジスタＮＭ３１と、ゲートに外部
電圧ＶＣＣが印加され、ソースがノードＢ′に、ドレイ
ンは、ノードＣ′に夫々接続された第２ＮＭＯＳトラン
ジスタＮＭ３２と、ゲートに第１入力信号ＩＮ１が入力
され、ソースが接地電圧ＶＳＳに、ドレインは、ノード
Ａ′に夫々接続された第３ＮＭＯＳトランジスタＮＭ３
３と、ゲートに外部電圧ＶＣＣが印加され、ソースが前
記ノードＡ′に、ドレインは、ノードＤ′に夫々接続さ
れた第４ＮＭＯＳトランジスタＮＭ３４と、ゲートが前
記ノードＤ′に、ドレインは、前記ノードＣ′に夫々接
続され、ソース及び基板に昇圧電圧ＶＰＰが印加される
第１ＰＭＯＳトランジスタＰＭ３１と、ゲートが前記ノ
ードＣ′に、ドレインは、前記ノードＤ′に夫々接続さ
れ、ソース及び基板に昇圧電圧ＶＰＰが印加される第２
ＰＭＯＳトランジスタＰＭ３２と、ゲートがノードＣ′
に、ドレインはノードＯ′に夫々接続され、ソース及び
基板に昇圧電圧ＶＰＰが印加される第３ＰＭＯＳトラン
ジスタＰＭ３３と、ゲートが前記ノードＣ′に、ドレイ
ンは、前記ノードＯ′に夫々接続され、ソースに第２入
力信号ＩＮ２が入力される第５ＮＭＯＳトランジスタＮ
Ｍ３５と、ゲートが前記ノードＤ′に、ソースは前記ノ
ードＯ′に接続され、ドレインに前記第２入力信号ＩＮ
２が入力される第４ＰＭＯＳトランジスタＰＭ３４と、
を備えて構成され、前記ノードＯ′から出力信号が出力
されるようになっている。
は、図１に示したように、第１入力信号ＩＮ１を反転す
るインバータＩＮＶ３１と、該インバータＩＮＶ３１に
より反転された信号ＩＮＢがゲートに入力され、ソース
が接地電圧ＶＳＳに、ドレインはノードＢ′に接続され
た第１ＮＭＯＳトランジスタＮＭ３１と、ゲートに外部
電圧ＶＣＣが印加され、ソースがノードＢ′に、ドレイ
ンは、ノードＣ′に夫々接続された第２ＮＭＯＳトラン
ジスタＮＭ３２と、ゲートに第１入力信号ＩＮ１が入力
され、ソースが接地電圧ＶＳＳに、ドレインは、ノード
Ａ′に夫々接続された第３ＮＭＯＳトランジスタＮＭ３
３と、ゲートに外部電圧ＶＣＣが印加され、ソースが前
記ノードＡ′に、ドレインは、ノードＤ′に夫々接続さ
れた第４ＮＭＯＳトランジスタＮＭ３４と、ゲートが前
記ノードＤ′に、ドレインは、前記ノードＣ′に夫々接
続され、ソース及び基板に昇圧電圧ＶＰＰが印加される
第１ＰＭＯＳトランジスタＰＭ３１と、ゲートが前記ノ
ードＣ′に、ドレインは、前記ノードＤ′に夫々接続さ
れ、ソース及び基板に昇圧電圧ＶＰＰが印加される第２
ＰＭＯＳトランジスタＰＭ３２と、ゲートがノードＣ′
に、ドレインはノードＯ′に夫々接続され、ソース及び
基板に昇圧電圧ＶＰＰが印加される第３ＰＭＯＳトラン
ジスタＰＭ３３と、ゲートが前記ノードＣ′に、ドレイ
ンは、前記ノードＯ′に夫々接続され、ソースに第２入
力信号ＩＮ２が入力される第５ＮＭＯＳトランジスタＮ
Ｍ３５と、ゲートが前記ノードＤ′に、ソースは前記ノ
ードＯ′に接続され、ドレインに前記第２入力信号ＩＮ
２が入力される第４ＰＭＯＳトランジスタＰＭ３４と、
を備えて構成され、前記ノードＯ′から出力信号が出力
されるようになっている。
【００１７】以下、このように構成された本発明に係る
レベルシフタ回路の動作を図面を用いて説明する。
レベルシフタ回路の動作を図面を用いて説明する。
【００１８】先ず、第１入力信号ＩＮ１が、選択された
ブロック信号であり、第２入力信号ＩＮ２がセンスアン
プの他方に連結されたブロックの選択信号である場合、
メモリ回路がディスエーブル状態からイネーブル状態に
なると、第１入力信号ＩＮ１は、“ハイ”レベルから
“ロー”レベルに遷移され、第２入力信号ＩＮ２は継続
して“ハイ”レベルを維持する。
ブロック信号であり、第２入力信号ＩＮ２がセンスアン
プの他方に連結されたブロックの選択信号である場合、
メモリ回路がディスエーブル状態からイネーブル状態に
なると、第１入力信号ＩＮ１は、“ハイ”レベルから
“ロー”レベルに遷移され、第２入力信号ＩＮ２は継続
して“ハイ”レベルを維持する。
【００１９】次いで、図２に示したように、第１入力信
号ＩＮ１が、選択されたブロック信号であり、第２入力
信号ＩＮ２は、選択されていない場合、第１入力信号Ｉ
Ｎ１が“ロー”レベルに遷移されると、その反転された
信号ＩＮＢは、“ハイ”レベルに遷移されて第３ＮＭＯ
ＳトランジスタＮＭ３３は、ターンオフし、第１ＮＭＯ
ＳトランジスタＮＭ３１はターンオンする。よって、前
記第１ＮＭＯＳトランジスタＮＭ３１のドレインは、
“ロー”レベルになり、第２ＮＭＯＳトランジスタＮＭ
３２は、内部的にターンオンされているため、ノード
Ｃ′も“ロー”レベルに下降される。前記ノードＣ′
は、第２ＰＭＯＳトランジスタＰＭ３２、第３ＰＭＯＳ
トランジスタＰＭ３３及び第５ＮＭＯＳトランジスタＮ
Ｍ３５のゲートに接続されているため、前記第２ＰＭＯ
ＳトランジスタＰＭ３２が活性化され、ノードＤ′は、
昇圧電圧ＶＰＰレベルになる。
号ＩＮ１が、選択されたブロック信号であり、第２入力
信号ＩＮ２は、選択されていない場合、第１入力信号Ｉ
Ｎ１が“ロー”レベルに遷移されると、その反転された
信号ＩＮＢは、“ハイ”レベルに遷移されて第３ＮＭＯ
ＳトランジスタＮＭ３３は、ターンオフし、第１ＮＭＯ
ＳトランジスタＮＭ３１はターンオンする。よって、前
記第１ＮＭＯＳトランジスタＮＭ３１のドレインは、
“ロー”レベルになり、第２ＮＭＯＳトランジスタＮＭ
３２は、内部的にターンオンされているため、ノード
Ｃ′も“ロー”レベルに下降される。前記ノードＣ′
は、第２ＰＭＯＳトランジスタＰＭ３２、第３ＰＭＯＳ
トランジスタＰＭ３３及び第５ＮＭＯＳトランジスタＮ
Ｍ３５のゲートに接続されているため、前記第２ＰＭＯ
ＳトランジスタＰＭ３２が活性化され、ノードＤ′は、
昇圧電圧ＶＰＰレベルになる。
【００２０】次いで、第４ＮＭＯＳトランジスタＮＭ３
４は、内部的にターンオンされているため、ノードＡ′
の電圧レベルは、ＶＣＣ−Ｖｔになる。
４は、内部的にターンオンされているため、ノードＡ′
の電圧レベルは、ＶＣＣ−Ｖｔになる。
【００２１】そして、ノードＣ′が、“ロー”レベルで
あるため、第３ＰＭＯＳトランジスタＰＭ３３は、ノー
ドＯ′の電圧レベルを昇圧電圧ＶＰＰまで上昇させる。
前記ＮＭＯＳトランジスタＮＭ３５は、ターンオフす
る。
あるため、第３ＰＭＯＳトランジスタＰＭ３３は、ノー
ドＯ′の電圧レベルを昇圧電圧ＶＰＰまで上昇させる。
前記ＮＭＯＳトランジスタＮＭ３５は、ターンオフす
る。
【００２２】前記ノードＤ′が昇圧電圧ＶＰＰであるた
め、前記第４ＰＭＯＳトランジスタＰＭ３４は、ターン
オフする。
め、前記第４ＰＭＯＳトランジスタＰＭ３４は、ターン
オフする。
【００２３】その後、第１入力信号ＩＮ１が、再びディ
スエーブル（“ハイ”レベル）状態になると、第１ＮＭ
ＯＳトランジスタＮＭ３１は、ターンオフし、第３ＮＭ
ＯＳトランジスタＮＭ３３は、ターンオンする。次い
で、第４ＮＭＯＳトランジスタＮＭ３４が、内部的にタ
ーオンされているため、ノードＤ′は、“ロー”レベル
に下降される。よって、第１ＰＭＯＳトランジスタＰＭ
３１が活性化され、前記ノードＣ′は昇圧電圧ＶＰＰレ
ベルまで上昇し、第５ＮＭＯＳトランジスタＮＭ３５が
ターンオンし、出力信号ＯＵＴは、外部電圧ＶＣＣレベ
ルに下降して出力される。
スエーブル（“ハイ”レベル）状態になると、第１ＮＭ
ＯＳトランジスタＮＭ３１は、ターンオフし、第３ＮＭ
ＯＳトランジスタＮＭ３３は、ターンオンする。次い
で、第４ＮＭＯＳトランジスタＮＭ３４が、内部的にタ
ーオンされているため、ノードＤ′は、“ロー”レベル
に下降される。よって、第１ＰＭＯＳトランジスタＰＭ
３１が活性化され、前記ノードＣ′は昇圧電圧ＶＰＰレ
ベルまで上昇し、第５ＮＭＯＳトランジスタＮＭ３５が
ターンオンし、出力信号ＯＵＴは、外部電圧ＶＣＣレベ
ルに下降して出力される。
【００２４】このとき、前記第２，第３ＰＭＯＳトラン
ジスタＰＭ３２、ＰＭ３３は、ターンオフし、前記第４
ＰＭＯＳトランジスタＰＭ３４は、ターンオンして前記
第５ＮＭＯＳトランジスタＮＭ３５と一緒にＣＭＯＳプ
ルダウンスイッチとして動作する。
ジスタＰＭ３２、ＰＭ３３は、ターンオフし、前記第４
ＰＭＯＳトランジスタＰＭ３４は、ターンオンして前記
第５ＮＭＯＳトランジスタＮＭ３５と一緒にＣＭＯＳプ
ルダウンスイッチとして動作する。
【００２５】次いで、図３に示したように、第１入力信
号ＩＮ１がメモリ動作を行う間、継続して“ハイ”レベ
ルを維持し、第２入力信号ＩＮ２が“ハイ”レベルから
“ロー”レベルに遷移されると、第３ＮＭＯＳトランジ
スタＮＭ３３がターンオンし、第１ＮＭＯＳトランジス
タＮＭ３１は、ターンオフし、ノードＤ′が“ロー”レ
ベルに遷移される。
号ＩＮ１がメモリ動作を行う間、継続して“ハイ”レベ
ルを維持し、第２入力信号ＩＮ２が“ハイ”レベルから
“ロー”レベルに遷移されると、第３ＮＭＯＳトランジ
スタＮＭ３３がターンオンし、第１ＮＭＯＳトランジス
タＮＭ３１は、ターンオフし、ノードＤ′が“ロー”レ
ベルに遷移される。
【００２６】よって、第１，第４ＰＭＯＳトランジスタ
ＰＭ３１、ＰＭ３４が活性化され、ノードＯ′は、第２
入力信号ＩＮ２を、そのまま出力信号ＯＵＴとして出力
する。
ＰＭ３１、ＰＭ３４が活性化され、ノードＯ′は、第２
入力信号ＩＮ２を、そのまま出力信号ＯＵＴとして出力
する。
【００２７】このとき、第２、第３ＰＭＯＳトランジス
タＰＭ３２、ＰＭ３３は、メモリ動作を行う間、ノード
Ｃ′が“ハイ”レベルに維持されるため、ターンオフす
る。
タＰＭ３２、ＰＭ３３は、メモリ動作を行う間、ノード
Ｃ′が“ハイ”レベルに維持されるため、ターンオフす
る。
【００２８】次いで、各第２、第４ＮＭＯＳトランジス
タＮＭ３２、ＮＭ３４は、ノードＣ′、Ｄ′が昇圧電圧
ＶＰＰに接続された後、第１ＮＭＯＳトランジスタＮＭ
３１又は第３ＮＭＯＳトランジスタＮＭ３３により接地
電圧ＶＳＳに接続されると、第１，第２前記ＰＭＯＳト
ランジスタＰＭ３１、ＰＭ３２のローディングを減らす
トランジスタであって、初期は、ターンオン状態を維持
する。このとき、Ａ′、Ｂ′は、ＶＰＰ−Ｖｔ又は接地
電圧ＶＳＳ中、何れか一つの値を有する。
タＮＭ３２、ＮＭ３４は、ノードＣ′、Ｄ′が昇圧電圧
ＶＰＰに接続された後、第１ＮＭＯＳトランジスタＮＭ
３１又は第３ＮＭＯＳトランジスタＮＭ３３により接地
電圧ＶＳＳに接続されると、第１，第２前記ＰＭＯＳト
ランジスタＰＭ３１、ＰＭ３２のローディングを減らす
トランジスタであって、初期は、ターンオン状態を維持
する。このとき、Ａ′、Ｂ′は、ＶＰＰ−Ｖｔ又は接地
電圧ＶＳＳ中、何れか一つの値を有する。
【００２９】ここで、第５ＮＭＯＳトランジスタＮＭ３
５及び第４ＰＭＯＳトランジスタＰＭ３４は、ＣＭＯＳ
トランジスタスイッチであって、第２入力信号ＩＮ２
が、“ロー”レベル又は“ハイ”レベルであることに拘
らず、該第２入力信号ＩＮ２を、そのまま出力信号ＯＵ
Ｔとして出力する。
５及び第４ＰＭＯＳトランジスタＰＭ３４は、ＣＭＯＳ
トランジスタスイッチであって、第２入力信号ＩＮ２
が、“ロー”レベル又は“ハイ”レベルであることに拘
らず、該第２入力信号ＩＮ２を、そのまま出力信号ＯＵ
Ｔとして出力する。
【００３０】又、共用センスアンプ構造及び両方向性グ
ローバルビットライン構造のＤＲＡＭにおいては、二つ
のセンスアンプ間に、複数のアレイが構成され、該アレ
イ間に伝送トランジスタが連結されるが、該伝送トラン
ジスタは、メモリ回路がディスエーブルになると、全て
外部電圧ＶＣＣレベルを維持するが、駆動状態になる
と、選択された方の伝送トランジスタ（Transfer Ｔ
Ｒ）は、昇圧電圧ＶＰＰレベルに、選択されていない方
の伝送トランジスタは、接地電圧ＶＳＳレベルになる。
ローバルビットライン構造のＤＲＡＭにおいては、二つ
のセンスアンプ間に、複数のアレイが構成され、該アレ
イ間に伝送トランジスタが連結されるが、該伝送トラン
ジスタは、メモリ回路がディスエーブルになると、全て
外部電圧ＶＣＣレベルを維持するが、駆動状態になる
と、選択された方の伝送トランジスタ（Transfer Ｔ
Ｒ）は、昇圧電圧ＶＰＰレベルに、選択されていない方
の伝送トランジスタは、接地電圧ＶＳＳレベルになる。
【００３１】
【発明の効果】以上説明したように、本発明に係る請求
項１においては、別途の回路を追加せず、３相の異なる
電圧レベルを出力し得るという効果がある。
項１においては、別途の回路を追加せず、３相の異なる
電圧レベルを出力し得るという効果がある。
【００３２】そして、本発明に係る請求項２又は請求項
３中、何れか一項においては、二つ又は三つの電圧レベ
ルを有する電圧レベル転移器として用いることもでき
る。
３中、何れか一項においては、二つ又は三つの電圧レベ
ルを有する電圧レベル転移器として用いることもでき
る。
【００３３】且つ、本発明に係る請求項４又は請求項５
においては、電力の消費を低減し、動作速度を迅速化し
得るという効果がある。
においては、電力の消費を低減し、動作速度を迅速化し
得るという効果がある。
【００３４】又、ＤＲＡＭのようなメモリ回路で、セル
ブロックとセンスアンプとを連結する伝送ゲート駆動機
として用いることもできる。
ブロックとセンスアンプとを連結する伝送ゲート駆動機
として用いることもできる。
【図１】本発明に係るレベルシフタ回路図である。
【図２】図１の回路に第１入力電圧が印加された時の動
作タイミング図である。
作タイミング図である。
【図３】図１の回路に第２入力電圧が印加された時の動
作タイミング図である。
作タイミング図である。
【図４】従来のレベル変換器の回路図である。
【図５】図４の動作タイミング図である。
ＩＮＶ３１ インバータ ＰＭ３１〜ＰＭ３４ 第１〜第４ＰＭＯＳトランジスタ ＮＭ３１〜ＮＭ３５ 第１〜第５ＮＭＯＳトランジスタ ＩＮ１ 第１入力 ＩＮ２ 第２入力
Claims (6)
- 【請求項１】 第１入力信号を反転するインバータと、
該インバータにより反転された信号（ＩＮＢ）がゲート
に入力され、ソースが接地電圧（ＶＳＳ）に、ドレイン
はノードＢ′に夫々接続された第１ＮＭＯＳトランジス
タと、ゲートに外部電圧（ＶＣＣ）が印加され、ソース
がノードＢ′に、ドレインは、ノードＣ′に夫々接続さ
れた第２ＮＭＯＳトランジスタと、ゲートに第１入力信
号が入力され、ソースが接地電圧（ＶＳＳ）に、ドレイ
ンはノードＡ′に夫々接続された第３ＮＭＯＳトランジ
スタと、ゲートに外部電圧（ＶＣＣ）が入力され、ソー
スがノードＡ′に、ドレインは、ノードＤ′に夫々接続
された第４ＮＭＯＳトランジスタと、ゲートが前記ノー
ドＤ′に、ドレインは、前記ノードＣ′に夫々接続さ
れ、ソース及び基板に昇圧電圧（ＶＰＰ）が印加される
第１ＰＭＯＳトランジスタと、ゲートが前記ノードＣ′
に、ドレインは、前記ノードＤ′に夫々接続され、ソー
ス及び基板に昇圧電圧（ＶＰＰ）が印加される第２ＰＭ
ＯＳトランジスタと、ゲートが前記ノードＣ′に、ドレ
インはノードＯ′に夫々接続され、ソース及び基板に昇
圧電圧（ＶＰＰ）が印加される第３ＰＭＯＳトランジス
タと、ゲートが前記ノードＣ′に、ドレインは、前記ノ
ードＯ′に夫々接続され、ソースに第２入力信号が入力
される第５ＮＭＯＳトランジスタと、ゲートが前記ノー
ドＤ′に、ソースは前記ノードＯ′に夫々接続され、ド
レインに前記第２入力信号が入力される第４ＰＭＯＳト
ランジスタと、を備えて構成され、前記ノードＯ′から
出力信号（ＯＵＴ）が出力されることを特徴とするレベ
ルシフタ回路。 - 【請求項２】 第１入力信号が、選択されたブロック信
号で、第２入力信号はセンスアンプの他方に連結された
ブロックの選択信号である場合、メモリ回路がディスエ
ーブル状態からイネーブル状態になると、第１入力信号
は、“ハイ”レベルから“ロー”レベルに遷移され、こ
のとき、第２入力信号は、継続して“ハイ”レベルを維
持することを特徴とする請求項１記載レベルシフタ回
路。 - 【請求項３】 第２入力信号が、選択されたブロック信
号で、第１入力信号は、センスアンプの他方に連結され
たブロックの選択信号である場合、メモリ回路がディス
エーブル状態からイネーブル状態になると、第２入力信
号は、“ロー”レベルから“ハイ”レベルに遷移され、
このとき、第１入力信号は、継続して“ハイ”レベルを
維持することを特徴とする請求項１記載レベルシフター
回路。 - 【請求項４】 ＣＭＯＳプルダウンスイッチを用いて第
２入力信号が“ロー”レベル又は“ハイ”レベルである
ことに拘らず、該第２入力信号を、そのまま出力信号
（ＯＵＴ）として出力することを特徴とする請求項３記
載のレベルシフタ回路。 - 【請求項５】 第２、第４ＮＭＯＳトランジスタは、プ
ルダウントランジスタとして用いることを特徴とする請
求項１記載のレベルシフタ回路。 - 【請求項６】 ３相の異なる電圧レベル（ＶＰＰ、ＶＣ
Ｃ、ＶＳＳ）を出力し得ることを特徴とする請求項１記
載のレベルシフタ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR51954/1997 | 1997-10-10 | ||
| KR1019970051954A KR100266633B1 (ko) | 1997-10-10 | 1997-10-10 | 레벨 쉬프터 회로 |
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| Publication Number | Publication Date |
|---|---|
| JPH11195974A true JPH11195974A (ja) | 1999-07-21 |
| JP2954211B2 JP2954211B2 (ja) | 1999-09-27 |
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ID=19522485
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10286507A Expired - Fee Related JP2954211B2 (ja) | 1997-10-10 | 1998-10-08 | レベルシフタ回路 |
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|---|---|
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| JP (1) | JP2954211B2 (ja) |
| KR (1) | KR100266633B1 (ja) |
| DE (1) | DE19825034B4 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002051006A1 (de) * | 2000-12-20 | 2002-06-27 | Infineon Technologies Ag | Schaltungsanordnung zur pegelerhöhung, insbesondere zum ansteuern einer programmierbaren verbindung |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6331797B1 (en) * | 1999-11-23 | 2001-12-18 | Philips Electronics North America Corporation | Voltage translator circuit |
| JP3658280B2 (ja) * | 2000-06-09 | 2005-06-08 | シャープ株式会社 | 電圧レベルシフタ回路およびそれを用いた不揮発性半導体記憶装置 |
| US6917239B2 (en) | 2000-10-24 | 2005-07-12 | Fujitsu Limited | Level shift circuit and semiconductor device |
| US6556061B1 (en) * | 2001-02-20 | 2003-04-29 | Taiwan Semiconductor Manufacturing Company | Level shifter with zero threshold device for ultra-deep submicron CMOS designs |
| US6785107B1 (en) * | 2001-06-22 | 2004-08-31 | Lsi Logic Corporation | Power sequence protection for a level shifter |
| US6882200B2 (en) * | 2001-07-23 | 2005-04-19 | Intel Corporation | Controlling signal states and leakage current during a sleep mode |
| JP3855835B2 (ja) * | 2001-09-27 | 2006-12-13 | ヤマハ株式会社 | 信号レベルシフト回路 |
| JP2003347926A (ja) * | 2002-05-30 | 2003-12-05 | Sony Corp | レベルシフト回路、表示装置および携帯端末 |
| TWI305083B (ja) * | 2002-06-04 | 2009-01-01 | Au Optronics Corp | |
| US6995598B2 (en) * | 2003-02-13 | 2006-02-07 | Texas Instruments Incorporated | Level shifter circuit including a set/reset circuit |
| TWI223921B (en) * | 2003-07-23 | 2004-11-11 | Realtek Semiconductor Corp | Low-to-high level shift circuit |
| KR100566395B1 (ko) * | 2003-12-17 | 2006-03-31 | 삼성전자주식회사 | 레벨 쉬프터 및 이를 이용한 레벨 쉬프팅 방법 |
| US7397279B2 (en) * | 2006-01-27 | 2008-07-08 | Agere Systems Inc. | Voltage level translator circuit with wide supply voltage range |
| US7746154B2 (en) * | 2006-09-27 | 2010-06-29 | Atmel Corporation | Multi-voltage multiplexer system |
| US7782116B2 (en) | 2008-09-05 | 2010-08-24 | Fairchild Semiconductor Corporation | Power supply insensitive voltage level translator |
| JP5468882B2 (ja) * | 2009-07-03 | 2014-04-09 | セイコーインスツル株式会社 | Ｃｍｏｓ入力バッファ回路 |
| CN103166625B (zh) | 2011-12-16 | 2017-11-21 | 恩智浦美国有限公司 | 电压电平移位器 |
| US8836406B2 (en) | 2012-09-06 | 2014-09-16 | Freescale Semiconductor, Inc. | Voltage level shifter |
| KR102315333B1 (ko) | 2015-02-04 | 2021-10-19 | 삼성전자주식회사 | 회로 디자인 시스템 및 이를 이용한 반도체 회로 |
| US11705891B1 (en) * | 2022-05-17 | 2023-07-18 | Globalfoundries U.S. Inc. | Level shifter with reduced static power consumption |
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|---|---|---|---|---|
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| JP3364523B2 (ja) * | 1993-05-31 | 2003-01-08 | 三菱電機株式会社 | 半導体装置 |
| US5444408A (en) * | 1993-12-13 | 1995-08-22 | Micron Technology, Inc. | Active pull-up voltage spike reducer |
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| US5528173A (en) * | 1995-05-10 | 1996-06-18 | Micron Technology, Inc. | Low power, high speed level shifter |
-
1997
- 1997-10-10 KR KR1019970051954A patent/KR100266633B1/ko not_active IP Right Cessation
-
1998
- 1998-06-04 DE DE19825034A patent/DE19825034B4/de not_active Expired - Fee Related
- 1998-10-05 US US09/166,224 patent/US6222384B1/en not_active Expired - Lifetime
- 1998-10-08 JP JP10286507A patent/JP2954211B2/ja not_active Expired - Fee Related
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Also Published As
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| US6222384B1 (en) | 2001-04-24 |
| KR19990031300A (ko) | 1999-05-06 |
| DE19825034A1 (de) | 1999-04-15 |
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| DE19825034B4 (de) | 2004-04-08 |
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