CN1667744B - 包含单个/多个阈值电压位线的寄存器堆及其使用的方法 - Google Patents

Abstract

本发明涉及包含单个/多个阈值电压位线的寄存器堆及其使用的方法。寄存器堆由供电电压V_dd供电并且包含多个阈值电压V_t位线，所述多个V_t位线中的每个包含栅极耦合到动态读选择(RS)信号的读选择晶体管，并且还包含插入在RS信号和栅极之间、用于将提供给栅极的驱动信号的电平提高到高于V_DD的电路。本发明通过提高被构造为包含双V_t位线或单V_t位线的寄存器堆的性能，克服了现有技术中固有的问题。本发明为位线电路的一个晶体管，最好是局部位线(LBL)电路的高电压阈值读选择晶体管提供驱动信号升压。使驱动信号的幅度比通常的供电电压高出某个增量delta V。

Description

包含单个/多个阈值电压位线的寄存器堆及其使用的方法

技术领域

此发明一般涉及数据处理器硬件，尤其涉及寄存器堆，以及适用于包含位线和字线的高性能寄存器堆的电路结构。

背景技术

寄存器堆是一种性能关键性存储器部件，这些部件可在通用微处理器和其他类型的数字数据处理器中找到。寄存器堆通常要满足以下约束：1)显示出能够支持背靠背读、写操作的单时钟周期读/写等待时间；2)提供多读/写端口能力以使在超标量体系结构中的若干执行单元可以同时存取。这些要求，连同对每个端口大量字输入的要求，使得在现有技术中必须对局部及全局位线使用线或型(wire-OR type)动态电路(也就是，对于那些传送输入和输出数据位的电路路径)。

根据CMOS技术标度(scaling)，并为了达到高性能，供电电压V_DD和阈值电压V_t都被定标为保持大约相同的V_DD/V_t比。然而，过分的V_t标度导致位线有源泄漏电流的指数增长，并且还导致不良位线抗噪力定标趋势(scaling trend)。因此，为在保持高性能的同时达到高抗噪力，需要能够减小不良抗噪力定标趋势的替代位线电路技术。

前述的技术涉及负字线驱动器的使用，通过衬底/阱偏压控制而进行的动态阈值电压调节，以及伪静态位线。

图1的电路示意图示出了常规的4-读、2-写端口的256字×40位/字寄存器堆1的结构。寄存器堆1包含4个读地址解码器电路部分2，2个写地址解码器电路部分3，以及排列成40片位线堆叠的40位寄存器堆阵列4。一个完整的读操作在两个时钟周期内完成。在第一个周期内，在部分2中解码每个端口的8位的读/写地址，以将读/写选择信号传递给寄存器堆阵列4。解码器2是非关键性的，因此可在常规的静态CMOS电路系统中实现。在下一个周期内，也是性能的关键之处，执行实际的位线读操作。图2的电路示意图示出了一个读端口路径的一个位片，图3的电路示意图示出了4个满幅(full-swing)局部位线。4个局部位线完全相互独立，仅共享位单元。通过驱动全局位线(GBL)的静态NMOS栅极，每个局部位线(LBL)支持16个位单元及一双路合并。一个位单元具有两个写端口及四个读端口。读与写都是单端的。

现在讨论双V_t动态位线的使用，当预充电的domino节点应该保持为高时，LBL及GBL动态或易受评估期间的高有源泄漏导致的噪声的影响。由于domino节点存储的电荷较小并且动态或结构较宽，LBL比GBL更加敏感。

图4的电路示意图示出了一个最差情况下的位线噪声状况，其中所有的低V_t晶体管(LVT)被用来使读操作的性能最佳化。

如图5所示，双V_tLBL在读选择晶体管上使用高V_t(HVT)，以及在位单元数据晶体管上使用低V_t(LVT)。高V_t晶体管的使用限制了位线泄漏。然而，由于减少了到高V_t晶体管的驱动电流，得到这个好处是以降低性能为代价的。

图6的电路示意图示出了一个先有技术的伪静态容泄漏LBL技术。该技术采用对常规动态位线拓扑的修改。第一个修改为交换位线堆叠上的读选择输入和位单元数据位置，并且读选择信号馈给LBL的下方晶体管(M2)。第二处修进为引入由读选择信号主动驱动的静态预充电晶体管(P_x)。这些P_x晶体管在读选择为地电位时将位线静态节点(V_S)锚定(anchor)于V_DD。第三处修改为引入静态2输入或非门，其输入是位线堆叠节点和位单元数据。或非门的输出驱动LBL的上方晶体管(M1)。

当读选择输入为处于GND时，或非门的输出将泄漏限制M1晶体管输入强制为GND。这就有效地切断了位线的亚阈值(sub-threshold)有源泄漏电流路径，因为M1晶体管的漏极和源极都因源体偏压(source-body bias)的满V_DD而最大，这进一步提升了V_t。结果，位线的抗噪力得以增强。

然而，图6所示的伪静态技术的好处的获得是以降低性能为代价的，性能的降低是由于附加或非门的存在以及通过P_x及M2的亚阈值泄漏。

发明内容

依照本发明的当前最优的实施例，前面所述的及其它问题得以克服，并且得到其它优点。

基于前面对现有技术的描述，可以了解，由于在寄存器堆中使用双V_t位线而得到的好处，譬如，减小位线有源泄漏电流和降低位线抗噪定标趋势，是以由于高V_t而降低性能为代价获得的。本发明通过提高被构造成包含双V_t位线的寄存器堆的性能来克服这些问题。本发明对位线电路的一个晶体管，最好是对局部位线(LBL)电路的读选择晶体管使用驱动信号的升压。使驱动信号的幅度比普通供电电压高出一个增量delta V。

在一个方面，本发明提供了一个由供电电压V_DD供电的寄存器堆，并且该寄存器堆包括多个阈值电压V_t位线。多个V_t位线中的每个包含其栅极耦合到动态读选择(RS)信号的读选择晶体管。依照本发明，为使提供到栅极的驱动信号的电位增加到高于V_DD，在RS信号和栅极之间插入一个电路。

在一个实施例中，该电路利用自举电容(bootstrap capacitance)产生驱动信号的提高，并且在另一个实施例中，驱动信号的提高是通过使用由高于V_DD的供电电压供电的电压电平转换电路(voltage levelshifter circuit)而得到的。

本发明也揭示了一种用于双V_t位线电路的方法，该电路包括高V_t读选择晶体管和低V_t位单元数据晶体管。这个方法增加对高V_t晶体管的驱动电流，并且包括(a)提供读选择(RS)信号；(b)提升RS信号的最高电压电平，使得在给高V_t读选择晶体管的栅极提供RS信号之前，该电压电平超过电路供电电压V_DD的电平。

为了实现本发明，提供了一种由供电电压V_DD供电并且包含多个阈值电压V_t位线的寄存器堆，所述多个V_t位线中的每个包含栅极耦合到动态读选择信号的读选择晶体管，并且还包含插入在动态读选择信号和栅极之间、用于将提供给栅极的驱动信号的电平提高到高于V_DD的电路，其中，所述电路由一驱动器组成，该驱动器具有耦合到动态读选择信号的输入端，和耦合到场效应晶体管的栅极的输出端，其中该场效应晶体管串联耦合到由另一场效应晶体管连接形成的自举电容C_B，以选择性地使C_B放电以便提高驱动信号的电平。

为了实现本发明，提供了一种在包括高V_t读选择晶体管和低V_t位单元数据晶体管的双V_t位线电路中用于提高高V_t晶体管的驱动电流的方法，包括步骤：提供读选择信号；以及，通过操作一电路，提升读选择信号的最大电压电平，使得在将读选择信号提供给高V_t读选择晶体管的栅极之前，该最大电压电平超过电路供电电压V_DD，其中该电路由一驱动器组成，该驱动器具有耦合到读选择信号的输入端以及耦合到一场效应晶体管的栅极的输出端，其中该场效应晶体管串联耦合到由另一场效应晶体管连接形成的自举电容C_B，以选择性地使C_B放电，从而提高耦合到高V_t读选择晶体管的栅极的驱动信号的电平。

为了实现本发明，提供了一种由供电电压V_DD供电并且包含单阈值电压V_t位线的寄存器堆，所述位线的每个包含栅极耦合到动态读选择信号的读选择晶体管，该寄存器堆还包含一个插入在动态读选择信号和栅极之间、用于将提供给栅极的驱动信号的电平提高到高于V_DD的电路，其中所述电路由一驱动器组成，该驱动器具有耦合到动态读选择信号的输入端，和耦合到场效应晶体管的栅极的输出端，其中该场效应晶体管串联耦合到由另一场效应晶体管连接形成的自举电容C_B，以选择性地使C_B放电，从而提高驱动信号的电平。

更一般地说，本发明的教导可以用于双V_t位线或单V_t位线。

附图说明

在结合附图阅读后，本发明的前面所述及其他方面在随后的具体实施方式中会更加清楚，其中：

图1为常规的256×40位寄存器堆的结构示意图；

图2为图1所示的寄存器堆的读端口路径的常规一位片的结构示意图；

图3示出了常规的局部位线排列；

图4的电路示意图示出了针对最差情况读选择输入噪声使用两

图5示出了只使用一个低V_t晶体管的常规双V_t局部位线排列；

图6为一个常规伪静态低V_t局部位线排列的结构示意图；

图7为依照本发明的一个实施例，由CMOS自举电路驱动的双V_t局部位线的结构示意图；

图8为依照本发明第二个实施例，由CMOS自举电路驱动的双V_t局部位线的结构示意图，其中升压比控制功能通过使用多个可选自举电路来实现；

图9为依照本发明另外一个实施例，由一列低到高电平转换电路驱动的双V_t局部位线的结构示意图。

具体实施方式

图7的电路示意图示出了依照本发明的一个双V_t局部位线(LBL)100。C_O表示与M2的栅极耦合的读字线(RWL)的负载电容。不同于常规的动态位线技术，高V_t晶体管(M2)由动态信号RWL接通，该信号的最高电压电平V_RWL高于为寄存器堆电路的其余电路提供的供电电压V_DD的最高电压电平。具有最高电压电平V_RWL的动态信号RWL由CMOS自举电路105内部产生。CMOS自举电路105被构造成包括驱动p沟道场效应晶体管(FET)109和111的反相器107，其中FET 111被连接以形成寄生自举电容C_B。作为CMOS自举电路105的操作的结果，在输出V_DD脉冲后，寄生自举电容C_B使得M2的V_GS被提高一个量值delta V(ΔV)。升压比定义如下：

ΔV/V_DD＝(C_B/(C_B+C_O))＊V_DD    (1)

例如，V_DD可以等于0.9V，V_DD+ΔV可以等于1.5V。

下面更详细地描述电路的操作，自举电路105连接到p-FET 113，p-FET 113则依次连接到n沟道FET 115。取自FET 113和115(作为反相器)之间的输出被耦合到RWL，从而耦合到HVT晶体管M2的栅极。RS输入信号被提供给输入n沟道FET 117的栅极。当RS为高(本例中RS的活跃状态)时，FET 117的输出为低。这接通了p-FET 113，切断了n-FET 115。在通过反相器107的短传输时延(例如，大约1毫微秒)后，反相器107的输入端上的低信号在反相器107的输出端成为高信号，由此切断了p-FET 109和111。之后，自举电容C_B通过p-FET 113(被接通)放电，由此注入电荷到RWL总线，导致M2的栅极处出现信号的ΔV升压。当RS为低(非活跃状态)时，FET 117的输出转为高，由此通过反相器107接通p-FET 109和111，从V_DD通过FET 109给C_B再充电。当FET 117的输出为高时，也切断p-FET113并且接通n-FET 115，这样，RWL电容C_O通过FET 115放电到地。

图8的示意图示出了使用多个(例如，3个)并联耦合的自举电路105A，105B及105C的情况，这些电路可以分别地用选择(SEL)信号SEL(0)，SEL(1)及SEL(2)单独地选定。注意，自举电路105A，105B及105C除了C_B的值(分别是4＊C_B，2＊C_B及C_B)之外，可以相同。升压比可定义如下：

ΔV_SEL[0:2]/V_DD＝(C_x/(C_x+C_O))＊V_DD    (2)

其中，

[C_x＝SEL[0]＊4＊C_B+SEL[1]＊2＊C_B+SEL[2]＊C_B]，

其中＊表示乘法。注意，在任何给定时间，可以有多于一个的选择信号处于活跃状态。

图9为依照本发明另一实施例，由低到高电压电平转换电路120驱动的双V_t局部位线的结构示意图。在此实施例中，通过仅为电压电平转换电路120提供较高供电电压(V_DDH)而提升动态信号RWL，该供电电压高于寄存器堆的其他电路使用的正常供电电压V_DD(例如，1.5V比0.9V)。

这些技术利用双V_t动态位线解决了寄存器堆性能下降的问题，以及有源泄漏电流造成的不良位线抗噪力定标趋势。

基于前面所述的最优实施例，应当理解，本发明提供了利用双V_t动态位线来提高寄存器堆性能的技术。在双V_t位线中，高V_t晶体管(M2)由电压高于V_DD的动态信号来接通。提升的动态信号使高V_t晶体管的栅极-源极电压高于漏极-源极电压。在一个实施例中，动态信号由CMOS自举电路105内部产生，或者在另一个实施例中，由低到高电压电平转换电路120的列来产生。

前面的描述通过示例性和非限制性举例的方式，提供了关于发明人当前为实施而考虑到的最佳方法和装置的全面和指导性的描述。然而，当结合附图和附加权利要求阅读时，相关领域的技术人员参考前面的描述可相到各种不同改进和修正。除了一些示例之外，其他类似或等价类型的提升驱动信号为较高电压信号的电路会被使用。同样地，本发明可以用于具有双V_t或多V_t动态位线结构的任何类型的寄存器堆。另外，应该注意到，本发明也可以用于单V_t结构，其中读选择晶体管和数据晶体管都是低V_t(LVT)或高V_t(HVT)晶体管。此外，虽然图7、8和9所示的是应用于局部位线(LBL)，然而本发明也可以用于全局位线(GBL)。然而，本发明的教导的所有这样或相似的修改将仍在本发明的范围内。

Claims (22)

1.一种由供电电压V_DD供电并且包含多个阈值电压V_t位线的寄存器堆，所述多个V_t位线中的每个包含栅极耦合到动态读选择信号的读选择晶体管，并且还包含插入在动态读选择信号和栅极之间、用于将提供给栅极的驱动信号的电平提高到高于V_DD的电路，

其中，所述电路由一驱动器组成，该驱动器具有耦合到动态读选择信号的输入端，和耦合到场效应晶体管的栅极的输出端，其中该场效应晶体管串联耦合到由另一场效应晶体管连接形成的自举电容C_B，以选择性地使C_B放电以便提高驱动信号的电平。

2.根据权利要求1的寄存器堆，其中所述多个V_t位线中的每个包含局部位线。

3.根据权利要求1的寄存器堆，其中所述读选择晶体管由与低电压阈值位单元数据晶体管串联耦合的高电压阈值晶体管组成。

4.根据权利要求1的寄存器堆，其中所述电路由供电电压V_DD供电。

5.根据权利要求4的寄存器堆，其中所述电路用于将读选择晶体管的V_GS提升一个量值ΔV，其中升压比定义为：

ΔV/V_DD＝(C_B/(C_B+C_O))*V_DD，

其中C_O表示与读选择晶体管的栅极耦合的读字线的负载电容，V_GS表示读选择晶体管的栅极-源极电压。

6.根据权利要求5的寄存器堆，其中V_DD约等于0.9V，V_DD+ΔV约等于1.5V。

7.根据权利要求5的寄存器堆，其中存在多对可单独选择的所述驱动器与所述自举电容C_B，所述对可单独选择的所述驱动器与所述自举电容C_B具有一起并联耦合到动态读选择信号的输入端，和耦合在一起的输出端，用于在读选择晶体管的栅极提供多个可选的升压比。

8.根据权利要求1的寄存器堆，其中所述电路由高于V_DD的供电电压V_DDH供电，并且其中所述电路的输出取自具有耦合到所述场效应晶体管的输出端的输入端的第二驱动器。

9.一种在包括高V_t读选择晶体管和低V_t位单元数据晶体管的双V_t位线电路中用于提高高V_t晶体管的驱动电流的方法，包括步骤：

提供读选择信号；以及，

通过操作一电路，提升读选择信号的最大电压电平，使得在将读选择信号提供给高V_t读选择晶体管的栅极之前，该最大电压电平超过电路供电电压V_DD，

其中该电路由一驱动器组成，该驱动器具有耦合到读选择信号的输入端以及耦合到一场效应晶体管的栅极的输出端，其中该场效应晶体管串联耦合到由另一场效应晶体管连接形成的自举电容C_B，以选择性地使C_B放电，从而提高耦合到高V_t读选择晶体管的栅极的驱动信号的电平。

10.根据权利要求9的方法，其中所述的升压包括，该电路由供电电压V_DD供电。

11.根据权利要求10的方法，其中所述电路用于将高V_t读选择晶体管的V_GS提升一个量值ΔV，其中升压比定义为：

ΔV/V_DD＝(C_B/(C_B+C_O))*V_dd，

其中C_O表示耦合到高V_t读选择晶体管的栅极的读字线的负载电容，V_GS表示读选择晶体管的栅极-源极电压。

12.根据权利要求11的方法，其中V_DD约等于0.9V，V_DD+ΔV约等于1.5V。

13.根据权利要求10的方法，其中存在多对可单独选择的所述驱动器与所述自举电容C_B，所述对可单独选择的所述驱动器与所述自举电容C_B具有一起并联耦合到读选择信号的输入端，和耦合在一起的输出端，用于在高V_t读选择晶体管的栅极提供多个可选的升压比。

14.根据权利要求9的方法，其中所述电路由高于V_DD的供电电压V_DDH供电，并且其中所述电路的输出耦合到高V_t读选择晶体管的栅极，并且取自具有耦合到所述场效应晶体管的输出端的输入端的第二驱动器。

15.一种由供电电压V_DD供电并且包含单阈值电压V_t位线的寄存器堆，所述位线的每个包含栅极耦合到动态读选择信号的读选择晶体管，该寄存器堆还包含一个插入在动态读选择信号和栅极之间、用于将提供给栅极的驱动信号的电平提高到高于V_DD的电路，

其中所述电路由一驱动器组成，该驱动器具有耦合到动态读选择信号的输入端，和耦合到场效应晶体管的栅极的输出端，其中该场效应晶体管串联耦合到由另一场效应晶体管连接形成的自举电容C_B，以选择性地使C_B放电，从而提高驱动信号的电平。

16.根据权利要求15的寄存器堆，其中所述读选择晶体管由串联耦合到高电压阈值位单元数据晶体管的高电压阈值晶体管组成。

17.根据权利要求15的寄存器堆，其中所述读选择晶体管由串联耦合到低电压阈值位单元数据晶体管的低电压阈值晶体管组成。

18.根据权利要求15的寄存器堆，其中所述电路由供电电压V_DD供电。

19.根据权利要求18的寄存器堆，其中所述电路用于将读选择晶体管的V_GS提升一个量值ΔV，其中升压比定义为：

ΔV/V_DD＝(C_B/(C_B+C_O))*V_DD，

其中C_O表示耦合到读选择晶体管的栅极的读字线的负载电容，V_GS表示读选择晶体管的栅极-源极电压。

20.根据权利要求19的寄存器堆，其中V_DD约等于0.9V，V_DD+ΔV约等于1.5V。

21.根据权利要求19的寄存器堆，其中存在多对可单独选择的所述驱动器与所述自举电容C_B，所述对可单独选择的所述驱动器与所述自举电容C_B具有一起并联耦合到动态读选择信号的输入端，和耦合在一起的输出端，用于在读选择晶体管的栅极提供多个可选的升压比。

22.根据权利要求15的寄存器堆，其中所述电路由高于V_DD的供电电压V_DDH供电并由一驱动器组成，并且其中所述电路的输出取自具有耦合到所述场效应晶体管的输出端的输入端的第二驱动器。

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