CN101009135A - 减少位线之间电压耦合的半导体存储装置 - Google Patents

减少位线之间电压耦合的半导体存储装置 Download PDF

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CN101009135A CNA2007100077272A CN200710007727A CN101009135A CN 101009135 A CN101009135 A CN 101009135A CN A2007100077272 A CNA2007100077272 A CN A2007100077272A CN 200710007727 A CN200710007727 A CN 200710007727A CN 101009135 A CN101009135 A CN 101009135A
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Abstract

一种增强的半导体存储装置，其能够消除或最小化由不同位线对中的位线之间的电容性电压耦合引起的单元数据翻转现象。每个存储器单元被连接到字线并且位于位线对之间。第一预充电和均衡电路被连接到第一位线对，而第二预充电和均衡电路被连接到相邻的第二位线对。第一和第二预充电和均衡电路在不同的时间被独立地激活，以便减少在不同位线对中的相邻位线之间的电压耦合，从而最小化或消除由位线之间的电压耦合引起的相邻存储器单元的单元数据翻转现象。

Description

减少位线之间电压耦合的半导体存储装置
相关申请的交叉引用
根据35 U.S.C§119，本申请要求在2006年1月27日提交的第10-2006-0008789号的韩国专利申请的权益，其全部内容通过引用而合并于此。
技术领域
本发明涉及一种半导体存储装置，更具体地，涉及一种诸如具有减少了位线(电容性)电压耦合的静态随机存取存储器(SRAM)之类的易失性半导体存储装置。
背景技术
当代的高性能用户电子设备，例如便携式多媒体播放器(PMP)、个人计算机和电子通信装置(例如，蜂窝电话)，包括诸如SRAM之类的、具有高速操作和高集成度的大的易失性半导体存储装置。高速操作期间的低功耗和可靠性在诸如蜂窝电话和笔记本电脑之类的电池操作的系统中所利用的半导体存储装置中尤其重要。因此，半导体制造商正在坚持不懈地尝试在高集成度存储器单元中减少操作电流和备用电流，以便提供面向移动(mobile oriented)的低功耗解决方案，并且解决与所存储的数据相关的稳定性的问题从而提供高度可靠的操作。
在传统的高集成度半导体存储装置中，由于与相邻存储器单元(电容性)位线电压耦合而难以获取单元稳定性。因此在用于在所选择的存储器单元中存储数据的写操作中或者在用于从所选择的存储器单元获取数据的读操作中，难以获取动态噪声容限(margin)。因此，可以降低写和读操作的可靠性。
图1是传统SRAM的单元核心电路的代表性部分的电路图。参考图1，存储器单元阵列10包括多个SRAM单元1，每个单元1具有六个CMOS晶体管P1、P2、N1、N2、N3以及N4。预充电和均衡单元20、列路径30、均衡驱动器40、写驱动器(WDR)50和读出放大器(SenseAmp)60组成具有如图1所示的连接结构的SRAM单元核心电路，以便有效地在存储器单元阵列10内的被选存储器单元中存储写数据并且从被选存储器单元中读取数据。
预充电和均衡单元20包括多个预充电和均衡电路(由晶体管P5、P6和P7组成)，每个电路将包括位线和位线条(bit line bar)的位线对预充电和均衡到设定的电压电平。在读操作中，读出放大器60响应于读出使能信号PSA而读出并放大在读取部分(section)数据线对RSDL/RSDLB上形成(develope)的电压差。在写操作中，写驱动器50响应于写驱动信号PWD而将写数据DIN驱动到写部分数据线对WSDL/WSDLB。列路径30响应于列选择使能信号Y/Yb而将位线对切换(连接)到部分数据线对。
如果SRAM单元的间距(pitch)根据高集成度需求而被基本按比例缩小到光刻工艺的当前分辨限度(current resolution limit)，则组成图1中的存储器单元的六个晶体管可被划分并且被三维布置在不同的层上，而不必在相同的层上。存储器单元阵列10中的一个存储器单元1存储1位(0或1)的数据，其中本地(local)晶体管P1和P2具有连接到电源电压VDD的源极，并且存取(或路径)晶体管N3和N4具有连接到位线对BLi和BLBi的一条位线BLi或者另一条位线BLBi的漏极(其中，i是0、1、2、3...n)。
在图1中，多个存储器单元1被连接到在位线方向上放置的位线对BLi和BLBi。每列上的最后(第n个)存储器单元相邻于预充电和均衡单元20内的相应单元预充电和均衡电路2。包括四个晶体管P8、P9、N5和N6的列路径门4被连接到相应单元预充电和均衡电路2，其具有到位线对BLi和BLBi的连接。列路径门4将位线对BLi和BLBi可切换地连接到读和写部分数据线RSDL、RSDLB、WSDL和WSDLB。在列路径门4中，PMOS晶体管P8和P9响应于互补列选择信号Yb(例如，Yb_S)，将位线对BLi和BLBi上形成的存储器单元数据传送到读取部分数据线对RSDL和RSDLB。NMOS晶体管N5和N6响应列选择信号Y(例如，Y_S)，将来自写部分数据线对WSDL和WSDLB的写数据传送到位线对BLi和BLBi。在图1和3中，后缀“_S”是表示“选择”的首字母，而“_DS”是表示“消除选择”(即，未选择)的首字母。例如，Y_S表示施加到被选列的列选择信号，而Y_DS表示施加到未选列的列选择信号。通过写驱动器50的输出将写数据提供给写部分数据线对WSDL和WSDLB。
用于使预充电和均衡发生的均衡控制信号YEQS在被有效地施加到图1的预充电和均衡电路20时，处于备用模式的逻辑低状态。在执行读或写操作的数据存取模式的操作(或者有效模式)中将均衡控制信号YEQS带入(有效)高逻辑状态。通过均衡驱动器40来产生均衡信号YEQS。均衡驱动器40从存储装置中的均衡发生器(未示出)接收预充电和均衡控制信号PYEQ。当均衡信号YEQS下降到逻辑低状态时，预充电晶体管P5和P6以及均衡晶体管P7导通，从而位线对BLi和BLBi上的电压电平被预充电在操作电压的电平(通常是VDD)。
通常如下执行用于在具有如上所述的图1的电路中的存储器单元中存储数据的写操作：在写操作中，特定行的字线使能信号SWL、写驱动使能信号PWD和均衡信号YEQS被提供在高状态。因此，在备用模式中都导通的预充电晶体管P5和P6以及均衡晶体管P7被截止，并且位线对BLi和BLBi变为浮置状态。
写驱动器50响应写驱动使能信号PWD，将数据输入DIN上的写数据提供给写部分数据线对WSDL和WSDLB。例如，响应列选择信号Y_S的激活，与第一位线对BL0和BLB0连接的NMOS晶体管N5和N6被导通，以便在位于(被选的)第一行和第一列之间的交叉处的存储器单元1中存储写数据。因此，在最高(full swing)电平将写数据从写部分数据线对WSDL和WSDLB传送到位线对BL0和BLB0以及到与所选字线SWL_0连接的存储器单元1中的存取晶体管N3和N4的数据节点，从而写数据被存储在(写入到)所选的存储器单元1。
然而，因为寄生电容器CBLa存在于与如图1所示的不同相邻存储器单元(不同列)的位线(例如，BLB0和BL1)之间，因此在位线之间发生电压耦合，尤其是在写操作中。强电压耦合使位线BL1上的电压电平将受相邻位线条BLB0上的电压电平明显的影响，从而在与使能的字线SWL_0连接的相邻存储器单元中已存储的数据从0翻转到1或者从1翻转到0。
将参考附图来描述在传统写模式的操作中由于位线之间的电压耦合引起的数据翻转现象。
图2是图解说明其中图1的存储器单元连接到位线对的存储器单元阵列结构的电路图方框图，图3是图解说明图1中的各种信号的操作时序的时序图，而图4是图解说明图1中的各种信号的模拟波形的时序图。
假设，在图2中，写数据“0”将被写入存储器单元Y1_0，同时单元数据“0”被存储在相邻的存储器单元Y0_0和相邻的存储器单元Y2_0中。在写模式的操作中，如图3中的波形SWL所示，字线SWL_0被使能在高状态，并且如图3中的波形BL所示，被选位线BL1被放电至低电平，并且如图3中的波形BLB_S所示，被选位线条BLB1被保持在高状态。在这种情况下，当所选位线BL1被放电至低电平时，通过寄生电容器C1和C2的电压耦合操作、根据如图3中的波形BLB_DS所示的放电操作来减少相邻的未选位线条BLB0上的电压电平。因此，相邻数据节点NO2上的数据变为0，并且其互补数据节点NO1上的数据变为1，从而存储单元数据“0”的相邻存储器单元Y0_0中的单元数据被翻转为“1”。在图2中，附图标记CBL01表示第一位线条BLB0与相邻第二位线BL1之间的位线电压耦合。
作为进一步的图示，假设，写数据“1”将被写入存储器单元Y1_0，同时单元数据“1”被存储在存储器单元Y0_0和存储器单元Y2_0中。如图3中的波形SWL所示，字线SWL_0被使能到高状态，如图3中的波形BLB_S所示，所选位线条BLB1被放电到低电平，并且如图3中的波形BL所示，所选位线BL1被保持在高状态。在这种情况下，当所选位线条BLB1被放电至低电平时，通过寄生电容器C3和C4的电压耦合操作、根据如图3中的波形BLB_DS所示的放电操作来减少相邻的未选位线BL2上的电压电平。因此，存储单元数据“1”的相邻存储器单元Y2_0中的单元数据被翻转为“0”。在图2中，附图标记CBL12表示第二位线条BLB1与相邻第三位线BL2之间的位线电压耦合。
结果，在具有如图3中所示的操作时序的传统写操作中，在图4的底部被进一步图示的位线电压耦合可以改变相邻单元中存储的数据。这使得存储功能和/或读操作失败。明显地，在紧密包装的高集成存储器单元中数据存储的可靠性更脆弱。
在图4中，每个水平轴以微秒表示时间，每个垂直轴表示电压V。本领域的普通技术人员将会容易地理解模拟波形，因为模拟波形上的附图标记与图1和3中所示的附图标记相同或相似。例如，Y<1>表示列选择信号Y，YEQS表示均衡信号YEQS，而SWL表示所选字线(或者部分字线)。
同时，即使在从存储器单元读取数据的读操作中使用了图1的电路中的读出放大器，位线电压耦合也可能导致读失败。这将参考图13得以描述。
图13是图解说明在传统位线布局结构中在读操作期间在位线之间的电压耦合的电路图和时序图的组合。在图13的左侧(电路图)上示意性示出了多条位线BL<0>、BLb<0>、BL<1>、BLb<1>、BL<2>和BLb<2>以及位线之间的寄生电容。箭头AR1表示以下这种情况：当数据“1”(“D1”)被存储在相同行中(相同字线上)的三个相邻存储器单元中时，从与位线对BL<1>和BLb<1>连接的存储器单元中读取数据。不幸的是，由于在读操作中在位线之间发生电容性电压耦合，因此会引起读错误，如附图标记13a所示。箭头AR2表示以下这种情况：当数据“0”、“1”和“0”被分别存储在相同行中(相同字线上)的三个相邻存储器单元中时，从与位线对BL<1>和BLb<1>连接的存储器单元读取数据。在这种情况下，因为在读操作中不会发生位线之间的电压耦合，因此实现了读成功，如附图标记13b所示。
在由附图标记13a所示的读失败情况中，当字线被使能时，相邻的未选位线条BLb<0>(通过存储的数据)被改变为低电平，并且所选位线BL<1>(通过存储的数据)被改变为高电平。然而，由于未选位线条BLb<0>和被选位线BL<1>之间的寄生电容器引起的电压耦合使得在被选位线BL<1>上实际设立的电平比正常电平低得多，在没有电压耦合时将是正常电平。因此，被选位线BL<1>与被选位线条BLb<1>之间形成的电势差可能小于读出容限(sensing margin)，从而导致读出放大器的读操作失败。
结果，可以看出，即使存在恒定的寄生电容，但是由于位线电压耦合取决于相邻存储器单元中存储的单元数据的实际值而强地或弱地发生，因此读操作的可靠性降低。
如上所述，位线电压耦合可能引起写操作中的单元数据翻转和读操作中的读取错误。
发明内容
本发明的一方面提供了一种能够有效地维持高集成度静态随机存取存储器(SRAM)中的存储器单元的稳定性的半导体存储装置。
本发明的另一方面提供了一种能够在数据存取模式的操作中最小化或减少位线之间的电压耦合的半导体存储装置。
本发明的另一方面提供了一种能够消除或最小化由位线之间的电压耦合引起的单元数据翻转现象的增强的半导体存储装置。
本发明的另一方面提供了一种能够在具有全CMOS(full CMOS)存储器单元的静态随机存取存储器中在写模式的操作中消除或最小化单元数据翻转现象的静态随机存取存储器。
本发明的另一方面提供了一种能够在写和读操作中有效地消除由于位线电压摆动引起的线耦合噪声的静态随机存取存储器。
本发明的示例性实施例提供了一种半导体存储器装置，包括：存储器单元阵列(具有多个存储器单元)，每个存储器单元连接到字线并且在一对位线(位线对)之间；第一预充电和均衡电路，其被连接到第一位线对，该第一位线对被连接到与第一字线连接的第一存储器单元；和第二预充电和均衡电路，其被连接到第二位线对，该第二位线对被连接到与第一字线连接的第二存储器单元，其中所述第一存储器单元相邻于所述第二存储器单元；第三预充电和均衡电路，其被连接到第三位线对，该第三位线对被连接到与所述第一字线连接的第三存储器单元，其中所述第三存储器单元相邻于所述第二存储器单元。
位线耦合减少单元(例如，均衡驱动器)被配置成，当启动数据存取模式的操作时首先将均衡释放信号施加到所述第一预充电和均衡电路，然后在预定的时间过去之后将均衡释放信号施加到所述第二和第三预充电和均衡电路。预充电和均衡电路的这种独立操作减少了不同位线对中的相邻位线之间的电压耦合。
位线对可以每预定数目的字线而绞合。例如，双绞线位线对可以每1024条字线而被绞合。
而且，所述均衡驱动器可以操作十六个预充电和均衡电路(包括第一、第二和第三预充电合均衡电路)。在与被选位线对连接的预充电和均衡电路被禁能之后的预定时间，可以使能与被选存储器单元连接的字线，所述被选存储器单元连接到被选位线对。
当与(相邻)未选位线对连接的预充电和均衡电路被禁能时可以使能与被选存储器单元连接的字线，所述被选存储器单元连接到被选位线对。
所述半导体存储装置可以是包括多个存储器单元的静态随机存取存储器(SRAM)，每一存储器单元包括六个晶体管。所述六个晶体管可以包括在不同的导电层上形成的三维堆栈(stack)存储器单元。
本发明的其他实施例提供了半导体存储装置，包括：存储器单元阵列(具有多个以行和列的矩阵连接的存储器单元)，每个存储器单元被连接到字线并在位线对之间；和均衡驱动器，用于将均衡释放信号施加到与第一位线对连接的第一预充电和均衡电路，然后在写驱动器被使能之后，当字线被激活时，将均衡释放信号施加到与多个其他(例如，未选的)位线对连接的其他(第二、第三等)预充电和均衡电路，从而在写模式的操作期间减少不同位线对的相邻位线之间的电压耦合。
使用根据本发明实施例的配置和操作，最小化或减少了相邻存储器单元的位线之间的位线电压耦合，因此确保了写和读操作的可靠性。
下文中将参考附图更全面地描述本发明，其中示出了本发明的优选实施例。然而，本发明能够以许多不同的方式体现，并且不应当限于此处所阐述的实施例来构建。相反，提供这些实施例，以便本公开将会透彻完整，并且将向本领域的普通技术人员全面传达本发明的范围。将不描述其他示例、公知方法、过程、传统动态随机存取存储器和电路，以便本发明不会不清楚。
附图说明
通过参考附图详细描述本发明的优选实施例，本发明的上面和其他特征对于本领域的普通技术人员将变得更明显，其中：
图1是传统SRAM的单元核心电路的代表部分的电路图；
图2是图解说明存储器单元阵列结构的电路方框图，其中图1的存储器单元连接到电容性耦合的位线对；
图3是图解说明图1中的各种信号的操作时序的时序图；
图4是图解说明图1中的各种信号的模拟波形的时序图；
图5是根据本发明实施例的SRAM的单元核心电路的代表部分的电路图；
图6是图解说明图5中的均衡驱动器的电路图；
图7A是图解说明图5的SRAM中的各种信号的操作时序的时序图；
图7B是图解说明图5的SRAM中的各种信号的模拟波形的时序图；
图8A和8B是分别图解说明传统技术与本发明实施例之间的写操作时序中比较的时序图；
图9是图解说明图5的SRAM中的写操作的模拟波形的时序图；
图10是图解说明图6中所示的均衡驱动器中的各种信号的操作时序的时序图；
图11是图解说明图5的SRAM中的写驱动器的实现的电路图；
图12是图解说明图5的SRAM中的读出放大器的实现的电路图；
图13是图解说明在传统位线布局结构中在读操作期间在位线之间的电容性电压耦合的电路图和时序图的组合；和
图14是图解说明根据本发明的变式的、解决图13中的电容性耦合问题的位线布局结构的接线图。
具体实施方式
图5是根据本发明实施例的SRAM的单元(cell)核心电路的代表部分的电路图。参考图1到4以及13描述的传统技术提供了理解操作本发明的基础。详细描述了由于位线之间的电容性电压耦合引起的写操作期间的单元数据翻转现象和读操作中的读出错误。
参考图解说明根据本发明实施例的SRAM的单元核心电路的代表部分的图5，预充电和均衡电路22以及均衡驱动器42具有与图1的传统SRAM不同的配置。
在图5中，组成存储器单元阵列10的多个SRAM单元1中的每一个可以包括六个CMOS晶体管P1、P2、N1、N2、N3和N4，如图1所示。每个存储器单元可被形成为三维存储器单元，其被称作单堆栈存储器单元或双堆栈存储器单元，其中，在不同的导电层或不同的半导体层上划分和形成6个单元晶体管。在图5中，单元核心电路包括传统的列路径单元30、传统的写驱动器50和传统的读出放大器60，但是还包括新颖的预充电和均衡单元22，以便以类似于图1的传统装置的操作方式，将写数据存储在存储器单元阵列10的被选存储器单元中，并且从被选的存储器单元读取数据。新颖的预充电和均衡单元22包括第一独立控制的预充电和均衡电路2，其独立于第二预充电和均衡电路3操作。
在图5中，多个存储器单元1连接到在位线(垂直)方向上布置的位线对BLi和BLBi，并且预充电和均衡电路2和3之一被交替地布置与每一列中的最后存储器单元(例如，行n)相邻。重要的是，预充电和均衡电路2独立于预充电和均衡电路3而操作。更具体地，预充电和均衡电路2被从均衡驱动器42提供的均衡信号YEQ_0使能或禁能，并且预充电和均衡电路3被从均衡驱动器42提供的均衡信号YEQ_1独立地使能或禁能。因此，在数据存取模式的操作中，以与未选列对应的多个预充电和均衡电路(例如，3)不同的时序可以控制(使能或禁能)与被选存储器块中的被选列对应的多个预充电和均衡电路(例如，2)。
与位线对BLi和BLBi连接并且包括四个晶体管P8、P9、N5和N6的列路径门4执行切换操作，以便将位线对BLi和BLBi可切换地耦合(连接)到部分数据线RSDL、RSDLB、WSDL和WSDLB。
列路径门4中的PMOS晶体管响应互补(complementary)列选择信号Yb，将在位线对BLi和BLBi上形成(develope)的单元数据传送到读部分数据线对RSDL和RSDLB。列路径门4中的NMOS晶体管响应列选择信号Y，将来自写部分数据线对WSDL和WSDLB的写数据传送到位线对BLi和BLBi。在图5中，后缀“_S”是表示“选择”的首字母，而“_DS”是表示“消除选择”(即，未选择)的首字母。例如，Y_S表示施加到被选列的列选择信号，Y_DS表示施加到未选列的列选择信号。当然，通过写驱动器50来提供写数据，所述写驱动器50具有与写部分数据线对WSDL和WSDLB连接的输出端。
在图5中，当选择与位线对BL0和BLB0连接的存储器单元1时，均衡驱动器42用作位线耦合减少单元。在启动诸如写模式的操作的数据存取模式的操作时，均衡驱动器42将均衡释放信号YEQ_0施加到与被选位线对BL0和BLB0连接的预充电和均衡电路2，然后在预定时间周期之后，将均衡释放信号YEQ_1施加到与多个相应的未选位线对BL1和BLB1连接的预充电和均衡电路3，以便减少相邻位线之间的电容性电压耦合。
图6中示出了实现均衡驱动器42的功能的电路的示例。图6是图解说明图5中所示的示例均衡驱动器42的电路图。均衡驱动器42包括NOR门NOR1到NOR15以及反相器IN1-IN15，所述反相器(inverter)IN1-IN15分别连接到NOR门NOR1到OR15的输出端，用于执行反相功能。在图10的波形(时序)图中图示了图6中的均衡驱动器42输入和输出的信号的操作时序。
图10是图解说明图6中所示的均衡驱动器中的各种信号的操作时序的时序图。参考图10，从半导体存储装置中的均衡发生器(未示出)输出的预充电和均衡控制信号PYEQ具有标记为图10中的PYEQ的波形。注意到，当选择了图5的位线对BL0和BLB0时，被施加到预充电和均衡电路2的均衡信号YEQ_0具有图10的波形YEQ0。波形YEQ0是从图6的反相器IN1输出的。同时，被施加到未选预充电和均衡电路3的均衡信号YEQ_1具有图10的波形YEQ_DS。当存在十五个未选预充电和均衡电路3时，波形YEQ_DS是从反相器IN2和从图6的其他反相器IN3到IN15输出的。在图10中，波形Y0是被施加到被选列的列选择信号，波形Y_DS是被施加到未选列的列选择信号。根据图10中所示的操作时序，当启动数据存取模式的操作时，与被选列连接的预充电和均衡电路2首先被禁能，然后在预定时间逝去之后，与多个未选列(当一个块包括十六列时的十五列)连接的预充电和均衡电路3被禁能。因此，处于高电平的均衡信号YEQ_0表示数据存取模式的操作中的均衡释放信号或预充电抑制(blocking)控制信号。以这种方式，当与未选列连接的预充电和均衡电路3在预定时间逝去之后被禁能时，它继续执行预充电和均衡操作，直到与被选列连接的预充电和均衡电路2停止其预充电和均衡操作并且随后被禁能为止。因此，不会发生强位线电压耦合(与图3的波形BL/BLB_DS的传统情况不同)。根据图7A的波形BL/BLB_DS与图3的波形BL/BLB_DS之间的比较能够容易地理解这一差别。
图7A是图解说明图5的SRAM中的各种信号的操作时序的时序图。图7B是图解说明图5的SRAM中的各种信号的模拟波形的时序图。
从图7A可以看出，被施加到未选预充电和均衡电路3的波形YEQ_DS的禁能时间点从被施加到被选预充电和均衡电路2的波形YEQ_S的禁能时间点被延迟一时间段TB。通过预充电和均衡电路2和3的独立控制来支持用于产生时间段TB的延迟，所述预充电和均衡电路2和3被均衡驱动器42分为被选组和未选组。在这种情况下，通过将字线使能时间点从写驱动使能信号PWD的使能时间点延迟一时间段TA，来最小化与相邻单元连接的位线之间的电压耦合。
现在描述在图5的SRAM中的存储器单元1中存储数据的写操作。在写操作中，当地址被用来选择存储器单元1时，写驱动使能信号PWD被升到高电平，以便当被施加到被选列的列选择信号Y_S被使能时(图7A的波形Y_S)操作写驱动器50。在字线使能信号SWL仍未被激活的状态下，处于高电平的均衡释放信号YEQ_0被施加来禁能预充电和均衡电路2。由此，不执行位线对BL0和BLB0的预充电和均衡操作。在这种情况下，执行相邻位线对BL1和BLB1的预充电和均衡操作，并且被选位线对BL0和BLB0具有形成为如图7A的波形BL/BLB_S所表示的电势。因此，即使寄生电容CBLb存在于位线BLB0与位线BL1之间，在预充电和均衡操作期间在位线BL1与BLB1之间也不形成(develope)电势。
在写驱动使能信号PWD被升到高电平并且被延迟一时间段TA之后，字线使能信号SWL被激活(升)到高状态。由此，当写数据被存储在存储器单元1中时，高电平信号被施加到图5中的第一字线SWL_0。而且，在波形YEQ_S(例如，YEQ_0)被禁能并且被延迟一时间段TB之后，与相邻位线对BL1和BLB1连接的预充电和均衡电路3停止操作(YEQ_DS，例如，YEQ_1)。因此，形成的电势弱地出现于位线BL1与位线条BLB1之间，如图7A的波形BL/BLB_DS中所示。如在图7A的波形BL/BLB_DS中所示的耦合噪声比图3的波形BL/BLB_DS中所示的耦合噪声小得多，这是由本发明的一方面实现的改进性能。结果，在本发明的写操作中，由于在图5的SRAM中的图7A的波形BL/BLB_DS中的电压耦合噪声小于在图1的SRAM中的图3的波形BL/BLB_DS中的电压耦合噪声，因此在图5的SRAM中的相邻存储器单元中存储的数据的逻辑状态不易被改变，并且在图5的SRAM中最小化或消除了单元数据翻转现象。在图7A中，如上所述，在写驱动使能信号PWD被变到高电平并且被延迟时间段TA之后，字线使能信号SWL被激活(升)到高状态。这是可选的，并且根据本发明的实施例，这优化了SRAM(图5)中的电压耦合噪声的减少。
减少电压耦合噪声的关键在于独立地禁能被选预充电和均衡电路(例如，2)以及未选预充电和均衡电路(例如，3)。以这种方式，削弱了由于寄生电容器引起的电压耦合，并且被选位线条BLB0上的电压电平基本不受相邻的未选位线BL1上的电压电平的影响。因此，在与使能字线SWL_0连接的相邻存储器单元中先前存储的数据不从0翻转到1或者从1翻转到0。
在图5中，作为根据本发明实施例的SRAM的示例，示出了基于两个互补位线对的SRAM存储器单元核心的示意性结构。然而，要注意，属于相同位线对的多个存储器单元连同属于其他位线对的多个存储器单元可以构成单位为16或32列的一个存储器单元块。存储器单元阵列10(图5)可以包括多个存储器单元块。
参考图7B，在几个曲线图中，每个水平轴以微秒表示时间，并且每条垂直轴表示电压V。因为模拟波形上的附图标记与图5和7A中所示的相同或类似，因此本领域的普通技术人员将容易理解模拟波形。例如，Y<1>表示列选择信号Y，YEQ_S表示均衡信号YEQ_0，而SWL表示字线(或者部分字线)。通过图7B的底部所示的曲线图与图4的底部所示的曲线图之间的比较，可以确认在图5的SRAM中明显地减少了耦合噪声。
图8A和8B是分别图解说明在同步模式中传统技术与本发明实施例之间的写操作时序的比较的时序图。在图8B中，与图8A的相应信号相比，用于抑制与未选位线对连接的预充电和均衡电路(例如，2)的操作的均衡信号YEQ_DS的禁能时间点和字线SWL的使能时间点被延迟，从而最小化或减少位线电压耦合。因此，在写模式的操作中用附图标记R1表示的时序关系(与用附图标记R0表示的时序关系相比)明显地减少了耦合噪声。
图9是图解说明图5的SRAM中的写操作的模拟波形的时序图。示出了在四个时钟周期上出现的信号波形。在图9中的几个曲线图中，每个水平轴以微秒表示时间，而每个垂直轴表示电压V。因为模拟波形上的附图标记与图5和7A中所示的相同或类似，因此本领域的普通技术人员将容易理解模拟波形。例如，Y<1>表示列选择信号Y，YEQ_S表示均衡信号YEQ_0，SWL表示字线(或者部分字线)。通过图9的底部所示的曲线图与图4的底部所示的曲线图之间的比较，可以确认在图5的SRAM中明显地减少了耦合噪声。
图11是用于实现图5中的写驱动器50的示例性电路的电路图。写驱动器50包括多个反相器501、502、503、504、507和508以及NOR门505和506。当依靠反相器507输出的数据DIN处于高电平时，作为反相器507的互补反相器508的输出处于低电平，反之亦然。
图12是用于实现图5中的读出放大器60的示例性电路的电路图。读出放大器60包括MOS晶体管601、602、603、604、605、606、607、608、609和610以及反相器611。读出放大器在读出使能信号PSA处于高状态时被使能，该读出放大器是公知的差动放大器类型，并且将在两个N型MOS晶体管605和606的栅极施加的电压放大，以便读出在被选存储器单元中存储的数据。
上述描述已经充分地图解说明了：根据本发明的实施例，在图5的SRAM的写操作期间减少了位线电压耦合，从而防止了单元数据翻转现象。
将参考图14来描述解决在图13中所示的读操作中遇到的读取错误问题的位线布局结构。
图14是图解说明根据本发明的变式(variation)的、解决图13中的电容性耦合问题的位线布局结构的接线图。位线布局结构是双绞线位线结构。具体地，每个位线对以双绞线结构布置，以便彻底地防止可能在读操作中遇到的读取错误问题。这里，位线对BL<0>和BLb<0>每1024条字线被绞合(twist)一次，从距首先绞合位线对BL<0>和BLb<0>的点的512条字线开始、相邻的位线对BL<1>和BLb<1>每1024条字线被绞合。根据所述位线双绞线布局结构，与图14中所示的寄生电容器Cla和寄生电容器Clb相关的位线是不同的。寄生电容器Cla由位线BL<0>和位线BL<1>产生，而寄生电容器Clb由位线BL<0>和位线BLb<1>产生。这种安排削弱了位线电压耦合。
如上所述，根据发明的各个实施例，在读和写操作中最小化或减少了由于在不同对的位线之间的寄生电容的存在引起的位线电压耦合。因此，在写操作中防止了单元数据翻转现象，并且在读操作中防止了读失败。具体地，在由多个六-晶体管存储器单元组成的三维高集成静态随机存取存储器中，明显地提高了装置性能。
同时，已经使用优选示例性实施例描述了本发明。然而，应当理解，本发明的范围不限于所公开的实施例。相反，本发明的范围旨在包含在本领域的普通技术人员的能力之内使用目前已知或进来的技术和等效物的各种修改和替换结构。因此，权利要求书的范围应当符合最宽的解释，以便涵盖所有这种修改和类似结构。例如，被选预充电和均衡电路可被放置在第一字线上，未选预充电和均衡电路可被独立地禁能。而且，当操作周期开始时可以临时地施加更高的电压，同时预充电电平被保持在第一电压，以便减少漏电流并提高唤醒时间(wake-up time)。
如上所述，根据本发明，在写和读操作中最小化或减少了由于在不同的位线对中的位线之间存在的寄生电容引起的位线电压耦合。因此，在写操作中防止了单元数据翻转现象，并且在读操作中防止了读取失败。

Claims (25)

1.一种半导体存储装置，包括：
存储器单元阵列，其具有连接的存储器单元的矩阵，每个存储器单元被连接到字线并且在位线对之间；和
第一预充电和均衡电路，其被连接到第一位线对，该第一位线对被连接到与所述第一字线连接的第一存储器单元；和
第二预充电和均衡电路，其被连接到第二位线对，该第二位线对被连接到与所述第一字线连接的第二存储器单元，其中所述第一存储器单元相邻于所述第二存储器单元。
2.如权利要求1所述的装置，还包括第三预充电和均衡电路，其被连接到第三位线对，该第三位线对被连接到与所述第一字线连接的第三存储器单元，其中所述第三存储器单元相邻于所述第二存储器单元。
3.如权利要求2所述的装置，还包括位线耦合减少单元，用于当启动数据存取模式的操作时，首先将均衡释放信号施加到所述第一预充电和均衡电路，然后在预定的时间过去之后，将均衡释放信号施加到连接的所述第二和第三预充电和均衡电路。
4.如权利要求3所述的装置，其中，所述位线耦合减少单元是均衡驱动器。
5.如权利要求4所述的装置，其中，所述均衡驱动器操作十六个预充电和均衡电路。
6.如权利要求1所述的装置，其中，在所述第一预充电和均衡电路被禁能之后，在预定时间使能与所述第一存储器单元连接的字线。
7.如权利要求1所述的装置，其中，当所述第二预充电和均衡电路被禁能时，使能与所述第一存储器单元连接的字线。
8.如权利要求1所述的装置，其中，所述半导体存储装置是包括所述第一和第二存储器单元的静态随机存取存储器，所述第一和第二存储器单元中的每一个包括六个晶体管。
9.如权利要求8所述的装置，其中，所述六个晶体管包括在不同层上形成的三维堆栈存储器单元。
10.如权利要求1所述的装置，其中，所述第一位线对是每预定数目的字线而绞合的双绞线导线。
11.如权利要求10所述的装置，其中，所述第一和第二位线对每1024条字线而绞合。
12.一种半导体存储装置，包括：
存储器单元阵列，每个存储器单元被连接到字线并且在位线对之间；和
第一预充电和均衡电路，其被连接到第一位线对，该第一位线对被连接到与第一字线连接的第一存储器单元；和
第二预充电和均衡电路，其被连接到第二位线对，该第二位线对被连接到与所述第一字线连接的第二存储器单元，其中所述第一存储器单元相邻于所述第二存储器单元。
13.如权利要求12所述的装置，还包括第三预充电和均衡电路，其被连接到第三位线对，该第三位线对被连接到与所述第一字线连接的第三存储器单元，其中所述第三存储器单元相邻于所述第二存储器单元。
14.如权利要求13所述的装置，还包括均衡驱动器，用于将均衡释放信号施加到所述第一预充电和均衡电路，然后在写驱动器被使能之后，当所述第一字线被激活时，将均衡释放信号施加到所述第二和第三预充电和均衡电路。
15.如权利要求14所述的装置，其中，所述均衡驱动器操作十六个预充电和均衡电路。
16.如权利要求12所述的装置，其中，所述位线对每预定数目的字线而绞合。
17.如权利要求16所述的装置，其中，所述位线对每1024条字线而绞合。
18.如权利要求12所述的装置，其中，所述半导体存储装置包括写驱动器和读出放大器。
19.如权利要求12所述的装置，其中，所述半导体存储装置是包括所述第一和第二存储器单元的静态随机存取存储器，每个存储器单元包括六个晶体管。
20.如权利要求19所述的装置，其中，所述六个晶体管包括在不同层上形成的三维单堆栈存储器单元。
21.一种静态随机存取半导体存储装置，包括：
存储器单元阵列，每个存储器单元被连接到字线并且在位线对之间；和
字线使能延迟单元，用于在数据存取模式的操作中从所选存储器单元的位线对被均衡的时间点开始延迟所选字线的驱动时间点。
22.如权利要求21所述的装置，其中，所述数据存取模式的操作是写模式的操作。
23.如权利要求21所述的装置，其中，所述位线对每预定数目的字线而绞合。
24.一种在半导体存储装置中执行写操作的方法，所述半导体存储装置包括与第一字线连接并在第一位线对之间的第一存储器单元和与所述第一字线连接并在第二位线对之间的第二存储器单元，所述方法包括：
将均衡释放信号施加到与所述第一位线对连接的第一预充电和均衡电路；
在写驱动器被使能之后，当所述第一字线被激活时，将均衡释放信号施加到与所述第二位线对连接的第二预充电和均衡电路；和
在与所述第二位线对连接的所述第二预充电和均衡电路被禁能之前将写数据写到所述第一存储器单元。
25.一种在半导体存储装置中执行写操作的方法，所述半导体存储装置包括存储器单元阵列，每个存储器单元具有三维堆栈并且被连接到字线并在位线对之间，所述方法包括：
将均衡释放信号施加到与第一位线对连接的第一预充电和均衡电路；
在写驱动器被使能之后，当字线被激活时，将均衡释放信号施加到与第二位线对连接的第二预充电和均衡电路和与第三位线对连接的第三预充电和均衡电路；和
在所述第二和第三预充电和均衡电路被禁能之后，立即将写数据写到与所述字线连接并在所述第一位线对之间的第一存储器单元。
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