JP5289469B2 - ワード線デコーダ・レイアウトのための方法と装置 - Google Patents
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- Semiconductor Memories (AREA)
Description
110 NMOSトランジスタ
120 PMOSトランジスタ
130 NMOSトランジスタ
140 PMOSトランジスタ
150、160 NMOSトランジスタ
BL、BL_INV ビット線
WL ワード線
200 ワード線デコーダ
210 ドライバ
DEA デコード線
300 ワード線デコーダ
310 ドライバ
320 クラスタ
VLOCDEC ローカル・デコード線
HDEC 水平デコード線
DEC クラスタ・デコード線
500 メモリ・システム
510 ワード線デコーダ
520 SRAMセル・アレイ
530 入出力(I/O)アレイ
540 制御ロジック
610 ワード線ドライバ・アレイ
620 SRAMセル・アレイ
710 メモリ・バンク
720 SRAMセル・アレイ
710 ワード線ドライバ・アレイ
742 ローカル制御ロジック
732 ローカル入出力(LIO)アレイ
730 I/Oアレイ
740 主制御部
742 ローカル制御部
Claims (7)
- 複数のドライバと、
当該ドライバのそれぞれの出力に設けられた複数のワード線と、
当該ドライバに接続された複数の主入力線であって、当該主入力線は第1の方向に配向されるものと、
当該ドライバに接続される複数の2次入力線であって、当該2次入力線は第1の方向に配向されるものと、
当該主入力線の各々に接続されるローカル・デコード線と、
当該ローカル・デコード線に接続されるデコード線であって、当該デコード線は第1の方向に配向されるものと、そして
当該デコード線に接続されるクラスタ・デコード線とからなり、
当該クラスタ・デコード線および当該2次入力線により供給される信号に基づき、当該ワード線のうちの少なくとも1を選択するよう構成され、
前記各クラスタ・デコード線は、前記第1の方向に対して垂直な第2の方向に配向され、対応する前記デコード線の相互接続点で、またはそれを越えたわずかな距離で終端するよう形成され、前記各デコード線は、対応する前記ローカル・デコード線の基端に接続され、最も長い前記クラスタ・デコード線は、最も短い前記クラスタ・デコード線の隣に設けられ、そして前記クラスタ・デコード線は、前記クラスタ・デコード線全体に、隣接する前記クラスタ・デコード線間の長さの差異の大きさの総和を最大にするよう配置される
ワード線デコーダ。 - 前記ドライバ、前記主入力線および前記2次入力線は、第1のドライバ・クラスタを規定し、更に、
全体でNの追加のドライバ・クラスタと、
全体でNの追加のローカル・デコード線であって、各々が対応する前記ドライバ・クラスタの当該主入力線に接続されるものと、
全体でNの追加のデコード線であって、各々が対応する前記ローカル・デコード線に接続されるものと、
全体でNの追加のクラスタ・デコード線であって、各々が対応する前記デコード線に接続されるもの
からなる請求項1に記載のワード線デコーダ。 - 前記各デコード線は、隣接する前記ドライバ・クラスタ間のストラップ・セルに設けられる請求項2に記載のワード線デコーダ。
- 少なくとも4つの前記ワード線を備える請求項1に記載のワード線デコーダ。
- 前記ドライバは、論理的ANDゲートである請求項1に記載のワード線デコーダ。
- 複数のワード線と、
複数のデータ・ビットを記憶するように構成された複数のスタティック・ランダム・アクセス・メモリ(SRAM)セルであって、各セルは対応するワード線によって、アクティブにされるものと、
それぞれ、第1および第2の複数のデコード線に第1および第2の複数のデコード信号を供給するように構成された制御ロジックと、
当該制御ロジックからの入力信号に基づいて当該データ・ビットを読出し及び書込みするように構成された入出力アレイと、そして
ワード線デコーダであって、
複数のドライバ・クラスタ、各当該ドライバ・クラスタは
複数のドライバ(駆動回路)、各当該ドライバの出力は対応する当該ワード線に供給されるもの、
複数のローカル・デコード線、各当該ローカル・デコード線は第1の方向に配向された対応する複数の入力線を介して、対応する当該ドライバ・クラスタの当該ドライバに接続されたもの、そして
第1の方向において、配向される第3の複数のデコード線、当該デコード線の各々は対応する当該ローカル・デコード線と、前記第1の複数のデコード線のうちの1に接続されるものとをふくむワード線デコーダと
からなり、
前記第1の複数のデコード線の各々は、第1の方向に対して垂直な第2の方向に配向され、前記第3の複数のデコード線の対応する一つの相互接続点で、またはそれを過ぎたわずかな距離で終端するよう構成され、そして前記第3の複数のデコード線の各々は、最も近い対応するローカル・デコード線の基端に接続され、前記第1の複数のデコード線のうちの最も長い1つは、前記第1の複数のデコード線のうちの最も短い1つに、隣り合って設けられ、そして前記第1の複数のデコード線は、前記第1の複数のデコード線の全体に、前記第1の複数のデコード線の隣接するものの長さの差異の大きさの総和を最大にするよう配置される
メモリ素子。 - 複数のドライバ・クラスタを備え、当該各ドライバ・クラスタは複数のドライバからなり、当該各ドライバの出力は、複数のワード線の中の対応する当該ワード線に供給され、 第1および第2の複数のデコード線にそれぞれ第1および第2の複数デコード信号を供給し、当該第1の複数のデコード線は、ドライバ・クラスタのうちの1つを選択するように構成され、そして当該第2の複数のデコード線は、選択されたドライバ・クラスタの当該ドライバのうちの1つを選択するように構成され、
第1の方向に配向する複数の入力線を備え、
複数のローカル・デコード線を備え、当該各ローカル・デコード線は、対応する当該入力線を経て、対応する当該ドライバ・クラスタの当該ドライバに接続され、そして、
第1の方向において、配向される第3の複数のデコード線を備え、当該第3の複数の各デコード線は、対応する当該ローカル・デコード線と当該第1の複数のデコード線のうちの1つとに接続され、
前記第1の複数のデコード線の各々は、第1の方向に対して垂直な第2の方向に配向され、前記第3の複数のデコード線の対応する一つの相互接続と、あるいはそれを過ぎたわずかな距離で終端するよう構成され、前記第3の複数のデコード線の各々は、対応する前記ローカル・デコード線の基端に接続され、そして前記第1の複数のデコード線うちの最も長い1つは、前記第1の複数デコード線のうちの最も短い1つに、隣り合って設けられる
回路のレイアウトを構成する方法。
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