CN105580086A - 存储器的读/写辅助 - Google Patents

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Abstract

一种集成电路包括一个或多个位单元、耦合到该一个或多个位单元的字线以及同该字线一起布置以在其间具有电容的哑字线。该电容提供了字线的电压推升或者降低以辅助读和写操作。

Description

存储器的读/写辅助
相关申请的交叉引用
本申请要求于2013年9月26日提交的题为“READ/WRITEASSISTFORMEMORIES(存储器的读/写辅助)”的美国非临时申请S/N.14/038,434的优先权，其通过援引全部明确纳入于此。
背景
领域
本公开一般涉及集成电路，并且尤其涉及存储器的读/写辅助。
背景技术
集成电路(或者“芯片”)已经通过使得由数百万晶体管、二极管、电阻器和电容器组成的复杂电路能够集成到半导体材料的芯片中来彻底改革了电子工业。集成也提供了其他益处，诸如批量生产。将数百甚至上千集成电路同时制造在单个半导体晶片上降低了成本并且增加了最终产品的可靠性。
尽管集成电路有制造益处，但是制造过程期间的工艺变化能够对芯片的电气参数产生影响，藉此导致性能中的变化。统计上地，多数制造在半导体晶片上的芯片会具有满足标称规范的电气参数。然而，多个芯片将会从标称情形向工艺角偏离。作为示例，制造自晶片的多个CMOS芯片可以使得它们的PMOS和NMOS晶体管二者在慢角(SS)或快角(FF)中的任一者处操作。制造自相同晶片的其他CMOS芯片可以使得它们的晶体管在交叉角处操作，其中一种类型的晶体管较快而其他类型的晶体管较慢。作为示例，一些CMOS芯片可以在慢NMOS晶体管和快PMOS晶体管的情况下具有慢-快(SF)角。其他CMOS芯片可以在快NMOS晶体管和慢PMOS晶体管的情况下具有快-慢(FS)角。
存储器是在集成电路内实现的共用电路。静态随机存取存储器(SRAM)仅是一个示例。SRAM是需要功率来保留数据的存储器。与动态随机存取存储器(DRAM)不同，SRAM不需要被周期性地刷新。SRAM还提供了与DRAM相比对数据的更快速存取，使得其成为对于许多集成电路应用有吸引力的选择。遗憾的是，在SF角处操作的芯片倾向于难以写入SRAM，而在FS角处操作的芯片倾向于难以从SRAM读取。
在过去使用了不同的读和写辅助技术。然而，这些技术就芯片面积和功耗而言通常是成本高昂的。相应地，在本领域中存在对向占据较少芯片面积且消耗更少功率的存储器和其他电路提供读和写辅助的新技术和方法的需要。
概述
一种集成电路的一方面包括一个或多个位单元、耦合到该一个或多个位单元的字线以及同该字线一起布置以在其间具有电容的哑字线。
一种集成电路的另一方面包括一个或多个位单元、耦合到该一个或多个位单元的字线以及用于通过其间的电容性耦合影响施加到该字线的电压的哑字线装置。
一种集成电路制造方法的一方面包括形成多个晶体管以及互连该些晶体管以形成一个或多个位单元、在第一导电层中形成字线以及将该字线互连到该一个或多个位单元，以及在第二导电层中形成哑字线，以及同该字线一起布置该哑字线以在其间形成电容。
控制耦合到形成在集成电路中的一个或多个位单元的字线的方法的一个方面包括断言该字线以存取该一个或多个位单元，以及控制哑字线以影响施加到该字线的电压，该电压受到该字线和该哑字线之间的电容性耦合的影响。
基于以下详细描述，本文中所描述的装置和方法的其他方面对于本领域技术人员而言将变得容易明白，其中以解说方式示出和描述了装置和方法的各个方面。这些方面可以许多不同形式实现，并且其细节可以用各种方式修改而不偏离本发明的范围。相应地，本文中所提供的附图和详细描述应被认为在本质上是解说性的而非限制权利要求的范围。
附图简述
现在将参照附图藉由示例而非限定地在详细描述中给出装置和方法的各个方面，其中：
图1是解说集成电路的示例的功能框图。
图2是解说用于SRAM的6T位单元的示例的示意性表示。
图3是解说SRAM中的6T位单元的行的示例的示意性表示。
图4是解说用于在写操作期间辅助6T位单元SRAM的字线和哑字线之间的定时的示例的时序图。
图5是解说用于写辅助的与6T位单元SRAM联合操作的辅助电路的示例的示意性表示。
图6是解说用于在读操作期间辅助6T位单元SRAM的字线和哑字线之间的定时的示例的时序图。
图7是解说用于读辅助的与6T位单元SRAM联合操作的辅助电路的示例的示意性表示。
图8是解说用于辅助6T位单元SRAM以供加速写和读操作的字线和哑字线之间的定时的示例的时序图。
图9是解说与6T位单元SRAM联合操作以供加速写和读操作的辅助电路的示例的示意性表示。
图10是解说用于SRAM的8T位单元的示例的示意性表示。
图11是解说SRAM中的8T位单元的行的示例的示意性表示。
图12是解说用于在读操作期间辅助8T位单元SRAM的字线和哑字线之间的定时的示例的时序图。
图13是解说用于读辅助的与8T位单元SRAM联合操作的辅助电路的示例的示意性表示。
图14是解说用于辅助8T位单元SRAM以供加速写和读操作的字线和哑字线之间的定时的示例的时序图。
图15是解说与8T位单元SRAM联合操作以供加速读操作的辅助电路的示例的示意性表示。
图16是解说连接到字线的存取晶体管的示例的集成电路的横截面侧视图。
图17是解说示例集成电路制造方法的流程图。
图18是解说控制耦合到形成在集成电路中的一个或多个位单元的字线的示例方法的流程图。
详细描述
以下将参照附图更全面地描述本公开的各个方面。然而，本公开可由本领域技术人员用许多不同形式来实施并且不应解释为被限定于本文给出的任何具体结构或功能。确切而言，提供这些方面以使得本公开将是透彻和完整的，并且其将向本领域技术人员完全传达本公开的范围。基于本文中的教导，本领域技术人员应领会，本公开的范围旨在覆盖本公开的任何方面，不论其是独立实现的还是与本公开的任何其他方面组合实现的。例如，可以使用本文所阐述的任何数目的方面来实现装置或实践方法。另外，本公开的范围旨在覆盖使用作为本公开的各种方面的补充或者与之不同的其他结构、功能性、或者结构及功能性来实践的此类装置或方法。应当理解，本文中所披露的本公开的任何方面可由权利要求的一个或多个元素来实施。
尽管本文将描述特定方面，但这些方面的众多变体和置换落在本公开的范围之内。尽管提到了优选方面的一些益处和优点，但本公开的范围并非旨在被限定于特定益处、用途或目标。确切而言，本公开的各方面旨在宽泛地应用于不同的电路、技术、系统、网络和方法，其中的一些作为示例在附图和以下描述中解说。详细描述和附图仅仅解说本公开而非限定本公开，本公开的范围由所附权利要求及其等效技术方案来定义。
贯穿本公开所描述的各种电路可以用各种形式的硬件来实现。作为示例，任何这些电路(单独地或组合地)可以被实现为集成电路、或实现为集成电路设计的一部分。集成电路可以是最终产品，诸如微处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、可编程逻辑、存储器、或任何其他合适的集成电路系统。替换地，集成电路可以集成有其他芯片、分立电路元件、和/或其他组件，作为中间产品(诸如主板)或最终产品的一部分。最终产品可以是包括集成电路的任何合适的产品，作为示例，这些产品包括蜂窝电话、个人数字助理(PDA)、膝上型计算机、台式计算机(PC)、计算机外围设备、多媒体设备、视频设备、音频设备、全球定位系统(GPS)、无线传感器、或任何其他合适的设备。
图1是解说集成电路的一个示例的功能框图。集成电路100被示为具有辅助电路102和SRAM104。辅助电路102可以在读和写操作期间向SRAM提供辅助。在一些实施例中，辅助电路102可以被配置成向SRAM104提供读辅助或写辅助中的一者。在其他实施例中，辅助电路102可以被配置成向SRAM104提供读辅助和写辅助二者。SRAM104可以被配置成在这些实施例中的任一者的情况下操作而不对其内部电路进行修改。换言之，SRAM104能够从辅助电路102接收读辅助、写辅助或者读辅助和写辅助二者。也将呈现加速读和写操作的进一步的实施例。
如将会在之后更为具体地解释的，SRAM包括位单元阵列。该阵列按位单元的行和列布置。每一行位单元具有字线(WL)和哑字线(DWL)。DWL提供了用于通过其间的电容性耦合来影响施加到字线的电压的装置。辅助电路102提供了用于控制读字线和哑字线的装置。
在随后的具体描述中，集成电路的各个方面会在读和/或写辅助电路结合存储器(诸如SRAM)的上下文中给出。虽然这些方面可能良好地适用于本申请，但是本领域技术人员将会意识到这些方面可以被扩展到其他形式的硬件。作为示例，本公开通篇所给出的各个方面可以被应用到对于随机存取存储器(RAM)、静态RAM(SRAM)、双倍数据率RAM(DDRAM)、高速缓存、位移寄存器、寄存器文件、缓冲器以及其他合适的存储器的读和/或写辅助。相应地，本公开中对SRAM的任何引用只是为了解说各种概念，并且要理解这些概念可以具有宽泛范围的应用。
SRAM包括具有用以解码地址且执行读和写操作的支持电路的位单元阵列。这些读和写操作一般由要求存取存储器的处理器或一些其他电路所提供的三个信号控制。这些信号包括允许多个SRAM芯片连接在一起以增加存储器大小的芯片使能(CE)、允许数据被写入到SRAM的写使能(WE)以及允许数据从SRAM读出的输出使能(OE)。该位单元阵列按行和列布置。字线被连接到位单元的每一行，并且两条互补的位线被附连到位单元的每一列。每个位单元具有由行和列的交叉点来定义的唯一位置或地址。位单元的数目可以由各种因素确定，这些因素包括存储器的大小、存储器的速度要求、布局和测试要求以及类似因素。通常，该阵列可包括数千位单元。
图2是解说用于SRAM的位单元200的一个示例的示意性表示。位单元200用六晶体管(6T)配置来实现。然而，如本领域技术人员将容易领会的，位单元200可以用其他晶体管配置实现。SRAM以及辅助电路的操作将会结合由以下两个电压带表示的两个逻辑状态来描述：一个邻近电源电压VDD，并且一个邻近电源电压返回，通常是接地，Vss。术语“高”、“逻辑电平1”和“上拉”可以被用来引用电源电压VDD附近的电压带。术语“低”、逻辑电平“0”和“下拉”可以被用来引用电源电压返回附近的电压带。
位单元被示为具有两个反相器222、224。第一反相器222包括p沟道上拉晶体管212和n沟道下拉晶体管214。第二反相器224包括p沟道上拉晶体管216和n沟道下拉晶体管218。第一和第二反相器222、224被互连以形成交叉耦合锁存器。第一n沟道存取晶体管210将该锁存器耦合到第一位线BL-1A，以及第二n沟道存取晶体管220将该锁存器耦合到第二位线BL-1B。n沟道存取晶体管210、220的栅极可被耦合至字线WL。在本文中所描述的实施例中，可以控制SRAM的如以上参考图1所讨论的读/写辅助信号可以是字线WL。
读操作通过将位线BL-1A、BL-1B两者预充电到逻辑电平1以及随后断言字线WL来发起。字线WL通过将其设置为高来断言，藉此启用存取晶体管210、220二者。在存取晶体管210、220二者都被启用的情况下，第一反相器222的输出Q*处存储的值被转移到第一位线BL-1A，并且第二反相器224的输出Q处存储的值被转移到第二位线BL-1B。作为示例，若输出Q处存储的值为逻辑电平0，且输出Q*处存储的值为逻辑电平1，则第一位线BL-1A将会保持在其预充电状态，而第二位线BL-1B被通过晶体管218、220下拉。若输出Q处存储的值为逻辑电平1，且输出Q*处存储的值为逻辑电平0，则第一位线BL-1A通过晶体管214、210被下拉，而第二位线BL-1B会保持在其预充电状态。不管怎样，位线BL-1B、BL-1A被提供给感测放大器(未示出)，该感测放大器感测哪条线路具有较高电压以确定位单元200的状态。
写操作通过将位线BL-1B、BL-1A设置成要被写入到位单元200的值以及随后断言字线WL来发起。作为示例，逻辑电平1可以通过将第一位线BL-1A设置成逻辑电平0以及将第二位线BL-1B设置成逻辑电平1来写入到位单元200。第一位线BL-1A处的逻辑电平0通过存取晶体管210迫使第一反相器222的输出Q*成为逻辑电平0。第二位线BL-2B处的逻辑电平1通过存取晶体管220迫使第二反相器224的输出Q成为逻辑电平1。位线驱动器(未示出)被设计成比位单元200中的晶体管强，从而它们能够超驰交叉耦合反相器222、224的先前状态。第一反相器222的输出Q*被施加到第二反相器224的输入，这将第二反相器224的输出Q巩固在逻辑电平1。第二反相器224的输出Q被施加到第一反相器222的输入，这将第一反相器222的输出Q*巩固在逻辑电平0。通过将位线BL-1B、BL-1A的值取反，逻辑电平0可以被写入到位单元200。
当字线WL不被断言时(即，逻辑电平0)，存取晶体管210、22-将位线BL-1B、BL-1A从两个反相器222、224断开连接。位单元200的输出状态通过在两个反相器222、224之间交叉耦合来维持。
如早前所解释的，SRAM包括具有支持电路的位单元阵列。该阵列按位单元的行和列布置。图3是解说SRAM阵列中的位单元行的一个示例的示意性表示300。位单元301-1包括六个MOSFET310-1、312-1、314-1、316-1、318-1和320-1以及位线BL-1A和BL-1B。位单元301-n包括六个MOSFET310-n、312-n、314-n、316-n、318-n和320-n以及位线BL-nA和BL-nB。字线WL被耦合到位单元301-1...301-n中的每一个以提供对于SRAM的存取。在该示例中，哑字线DWL可以被用来在写操作期间推升WL电压，以及在读操作期间降低WL电压。这可以通过WL和DWL之间的电容性耦合(在图3中通过Ccou-1…Ccou-n表示)来实现。辅助电路350可以被用来控制WL和DWL。
图4是解说用于在写操作期间辅助SRAM的WL和DWL之间的定时的示例的时序图。图5是解说配置成为具有6T配置的位单元行提供写辅助的辅助电路500的示例的示意性表示。如以下结合图11所描述的示例，相同的辅助电路500可以被用来为具有8T位单元SRAM的位单元行提供写辅助。辅助电路500被示为具有控制输出DWL的第一CMOS驱动器518的DWL逻辑电路502，以及控制第二CMOS驱动器516的WL逻辑电路520。第一CMOS驱动器518包括PMOS晶体管508和NMOS晶体管510。第二CMOS驱动器516包括PMOS晶体管512和NMOS晶体管514。DWL逻辑电路502和WL逻辑电路520可以通过导致图4中所示的输出信号408、410和412的任意逻辑组合来实现。本领域技术人员将容易地能够设计最合适于特定应用的逻辑电路以及加诸于系统上的总体设计约束。
参见图4和5，写操作由需要存取存储器的处理器或其他电路来控制。更具体地，处理器(或其他电路)在总线上向SRAM传送要写入到存储器中的数据、该数据要写入的地址以及用以启用写操作的WE信号402。当SRAM处于待机模式时，WE信号402为低。响应于低WE信号402，来自DWL逻辑电路502的输出408为高，其截止PMOS晶体管508并且导通NMOS晶体管510，藉此将DWL406下拉到VSS。响应于低WE信号402，来自WL逻辑电路520的输出410为高，这截止了PMOS晶体管512。响应于低WE信号402，来自WL逻辑电路520的输出412也为高，其导通NMOS晶体管514，藉此将WL404下拉到VSS。
写操作通过在t1在处理器或其他设备处断言WE信号402来发起。当WE402信号被断言(即，高)时，来自DWL逻辑电路502的输出408保持为高，并且因此，DWL406保持被下拉到VSS。来自WL逻辑电路520的输出410和412二者变为低，其分别将PMOS晶体管512导通，并且将NMOS晶体管514截止。PMOS晶体管512将WL404上拉到VDD。
在t2，来自DWL逻辑电路502的输出408变为低，这将PMOS晶体管508导通且将NMOS晶体管512截止，从而将DWL406上拉到VDD。在大致相同的时间，来自WL逻辑电路520的输出410变为高，这将PMOS晶体管512截止。来自WL逻辑电路520的输出412保持为低，并且因此，NMOS晶体管514保持截止。因此，WL404是浮置的，这允许转变DWL406推升WL404的电压以抵抗跨WL404和DWL406之间的电容的任何瞬时电压改变。该推升增加了位单元200中的存取晶体管210、220的VGS，并且藉此增加了其驱动强度(参见图2)。存取晶体管的增加的驱动强度有助于翻转位单元200的状态。
当写操作在t3处完成时，WE402被处理器(或其他电路)驱动为低，藉此迫使WL404和DWL406二者成为低。
图6是解说用于在读操作期间辅助SRAM的WL和DWL之间的定时的示例的时序图。图7是解说配置成为具有6T配置的位单元行提供读辅助的辅助电路700的示例的示意性表示。辅助电路700被示为具有控制输出DWL的第一CMOS驱动器718的DWL逻辑电路702，以及控制输出WL的第二CMOS驱动器716的WL逻辑电路720。第一CMOS驱动器718包括PMOS晶体管708和NMOS晶体管710。第二CMOS驱动器716包括PMOS晶体管712和NMOS晶体管714。DWL逻辑电路702和WL逻辑电路720可以通过导致如图6中所示的输出信号608、610和612的任意逻辑组合来实现。本领域技术人员将容易地能够设计最合适于特定应用的逻辑线路以及加诸于系统上的总体设计约束。
参见图6和7，读操作由需要存取存储器的处理器或其他电路来控制。更具体地，处理器(或其他电路)在总线上向SRAM传送要从中读取的地址以及用以启用读操作的OE信号602。当SRAM处于待机模式时，OE信号602为低。响应于低OE信号602，来自DWL逻辑电路702的输出608为低，其导通PMOS晶体管708并且截止NMOS晶体管710，藉此将DWL606上拉到VDD。响应于低OE信号602，来自WL逻辑电路720的输出610为高，这截止了PMOS晶体管712。响应于低OE信号604，来自WL逻辑电路720的输出612也为高，其导通NMOS晶体管714，藉此将WL604下拉到VSS。
读操作通过在t1在处理器或其他设备处断言OE信号602来发起。当OE602信号被断言(即，高)时，来自DWL逻辑电路702的输出608保持为低，并且因此，DWL606保持被上拉到VDD。来自WL逻辑电路720的输出610和612二者变为低，其分别将PMOS晶体管712导通，并且将NMOS晶体管714截止。PMOS晶体管712将WL604上拉到VDD。
在t2，来自DWL逻辑电路702的输出608变为高，这将PMOS晶体管708截止且将NMOS晶体管710导通，从而将DWL606下拉到VSS。在大致相同的时间，来自WL逻辑电路720的输出610变为高，这将PMOS晶体管712截止。来自WL逻辑电路720的输出612保持为低，并且因此，NMOS晶体管714保持截止。因此，WL604是浮置的，这允许转变DWL606降低WL604的电压以抵抗跨WL604和DWL606之间的电容的任何瞬时电压改变。该方法减小了位单元200中的存取晶体管210、220的VGS，并且藉此增加了读操作期间的噪声容限(参见图2)。
当读操作在t3处完成时，OE602被处理器(或其他电路)驱动为低，藉此迫使WL604成为低且DWL606成为高。
在迄今所描述的实施例中，SRAM中可以利用用于写操作的辅助电路500。替换地，或附加地，SRAM中可以利用用于读操作的辅助电路700。在那些提供读和写辅助二者的SRAM的实施例中，可以使用单独的写辅助电路500和单独的读辅助电路700。写辅助电路500可以被用来在写操作期间控制WL和DWL，并且读辅助电路700可以被用来在读操作期间控制WL和DWL。替换地，写和读辅助电路500和700可以被组合成单一电路。本领域技术人员将容易地能够设计恰适的逻辑来实现将写和读辅助电路500和700组合成起到本文所描述功能的单一电路。
在替换性实施例中，DWL可以被用来加速读和/或写操作。图8是解说用于加速读和写操作两者的WL和DWL之间的定时的示例的时序图。图9是解说配置成为具有6T配置的位单元行加速读和写操作二者的辅助电路900的示例的示意性表示。辅助电路900被示为具有控制输出DWL的第一CMOS驱动器918的DWL逻辑电路902，以及控制第二CMOS驱动器920的WL逻辑电路916。第一CMOS驱动器918包括PMOS晶体管908和NMOS晶体管910。第二CMOS驱动器916包括PMOS晶体管912和NMOS晶体管914。DWL逻辑电路902和WL逻辑电路920可以通过导致如图8中所示的输出信号808和810的任意逻辑组合来实现。本领域技术人员将容易地能够设计最合适于特定应用的逻辑线路以及加诸于系统上的总体设计约束。
在所示出的配置中，或门901可以被用来门控WE和OE以在读和写操作二者期间激活存取电路。
在待机模式中，来自或门901信号的使能802输出为低。响应于低使能802，来自DWL逻辑电路902的输出808为高，其截止PMOS晶体管908并且导通NMOS晶体管910，藉此将DWL806下拉到VSS。响应于低使能802，来自WL逻辑电路920的输出810也为高，其截止PMOS晶体管912并且导通NMOS晶体管914，藉此将WL804下拉到VSS。
在读或写操作的开始处，使能802被驱动为高。当使能802信号变为高时，来自DWL逻辑电路902的输出808变为低，藉此通过PMOS晶体管908将DWL806上拉到VDD。来自WL逻辑电路920的输出810也变为低，这将PMOS晶体管912导通且将NMOS晶体管914截止，藉此通过PMOS晶体管912将WL804上拉到VDD。由于两者之间的电容，转变DWL806辅助上拉WL804，藉此如图8的放大部分中所示，减少了WL804的上升时间。作为电容性耦合的结果，WL804前沿的上升时间被从tr1减少到tr2。
当读或写操作完成时，使能902返回低状态，藉此迫使WL804和DWL806二者到它们最初的低状态。
加速电路对于具有大量列的SRAM尤其有用。随着列的数目增长，WL的长度增加，这增加了电容。并且在高金属电阻和电容的情况下，其使得WL抵达到最后一列有显著的延迟(～RC’延迟)，这又增加了SRAM的存取时间。WL的RC延迟可以通过使用DWL来减少，DWL是并行运行线路并且给出了固定电容，该固定电容以上文结合图8和图9描述的方式跨越来越多的数目的列来耦合。其收敛跨列的SRAM性能的降级。上升时间的减少在图8中的WL时序图的放大部分被解说，其将没有DWL的WL上升时间tr1与具有DWL的WL上升时间tr2形成对比。如所示出的，存取时间可以被增加t。
参见图8和9，辅助电路被配置成加速读和写操作二者。在替换性实施例中，辅助电路可以被配置成为读或写操作提供加速。作为示例，辅助电路900可以被用来通过移除或门902并且将写使能WE信号直接驱动到DWL和WL逻辑电路902、920的输入来仅加速写操作。类似地，辅助电路900可以被用来通过移除或门902并且将输出使能OE信号直接驱动到DWL和WL逻辑电路902、920的输入来仅加速读。
以上所给出的各方面可以被扩展到具有其他晶体管配置的SRAM。作为示例，用以执行对于SRAM的读和写辅助的各种技术现在会被结合具有八晶体管(8T)配置的位单元来给出。图10是解说用于具有8T配置的SRAM的位单元1000的一个示例的示意性表示。位单元1000被示为具有两个反相器1022、1024。第一反相器1022包括p沟道上拉晶体管1012和n沟道下拉晶体管1014。第二反相器1024包括p沟道上拉晶体管1016和n沟道下拉晶体管1018。第一和第二反相器1022、1024被互连以形成交叉耦合锁存器。第一n沟道存取晶体管1010和第二n沟道存取晶体管1020可以被用来提供在写操作期间对于锁存器的存取。第一n沟道存取晶体管1010将锁存器输出Q耦合到第一写位线BL-1A，以及第二n沟道存取晶体管1020将该锁存器输出Q*耦合到第二写位线BL-1B。n沟道存取晶体管1010、1020的栅极被耦合至写字线(“写WL”)。第三n沟道存取晶体管1028可以被用来提供在读操作期间对于锁存器的存取。第三n沟道晶体管1028将读位线BL-1B耦合到n沟道下拉晶体管1026，其受到锁存器输出Q*的控制。n沟道存取晶体管1028的栅极被耦合至读字线(“读WL”)。
读操作通过预充电读位线BL-1B来发起。一旦读位线BL-1B被充分地充电，读WL就通过将其设置为高来断言，藉此启用存取晶体管1028。随着存取晶体管1028被启用，存储在第二反相器的输出Q*处的反相值在读位线BL-1B处被提供。作为示例，若来自第二反相器1024的输出Q*是逻辑电平0，则n沟道晶体管1026被截止，并且读位线BL-1B保留其电荷(即，逻辑电平1)。若来自第二反相器1024的输出Q*是逻辑电平1，则n沟道晶体管1026被导通，藉此通过存取晶体管1028和下拉晶体管1026将读位线BL-1B下拉到VSS(即，逻辑电平0)。
当读WL不被断言时(即，逻辑电平0)，存取晶体管1028将位线BL-1B从两个反相器1022、1024断开连接。写操作通过将位线即写BL-1B、写BL-1A设置成要被写入到位单元1000的值以及随后断言写WL来发起。作为示例，逻辑电平1可以通过将第一位线写BL-1A设置成逻辑电平1以及将第二位线写BL-1B设置成逻辑电平0来写入到位单元1000。第一位线写BL-1A处的逻辑电平1通过存取晶体管1010迫使第一反相器1022的输出Q成为逻辑电平1。第二位线写BL-1B处的逻辑电平0通过存取晶体管1020迫使第二反相器1024的输出Q*成为逻辑电平0。位线驱动器(未示出)被设计成比位单元1000中的晶体管强，从而它们能够超驰交叉耦合反相器1022、1024的先前状态。第一反相器1022的输出Q被施加到第二反相器1024的输入，这将第二反相器1024的输出Q*巩固在逻辑电平0。第二反相器1024的输出Q*被施加到第一反相器1022的输入，这将第一反相器1022的输出Q巩固在逻辑电平1。通过将位线即写BL-1B、写BL-1A的值取反，逻辑电平0可以被写入到位单元1000。
当写WL不被断言时(即，逻辑电平0)，存取晶体管1010、1020将位线写BL-1B、写BL-1A从反相器1022、1024断开。位单元1000的输出状态通过在两个反相器1022、1024之间交叉耦合来维持。
如早前所解释的，SRAM包括具有支持电路的位单元阵列。该阵列按位单元的行和列布置。图11是解说SRAM阵列中的位单元行的一个示例的示意性表示1100。位单元1101-1包括八个MOSFET1110-1、1112-1、1114-1、1116-1、1118-1、1120-1、1122-1和1124-1，以及位线写BL-1A、写BL-1B和读位线BL-1A。位单元1101-n包括八个MOSFET1110-n、1112-n、1114-n、1116-n、1118-n、1120-n、1122-n和1124-n以及写位线BL-nA、BL-nB和读位线BL-nA。写WL和读WL被耦合到位单元1100-1...1100-n中的每一个以提供对于SRAM的存取。在该示例中，DWL可以被用来在读操作期间推升读WL。读操作期间的推升电压可以通过读WL和DWL之间的电容性耦合(在图11中通过Ccou-1…Ccou-n表示)来实现。辅助电路1150可以被用来控制读WL和DWL。
图12是解说用于在读操作期间辅助SRAM的读WL和DWL之间的定时的示例的时序图。图13是解说配置成在8T位单元配置中提供读辅助的辅助电路1300的示例的示意性表示。辅助电路1300被示为具有控制输出DWL的第一CMOS驱动器1318的DWL逻辑电路1302，以及控制第二CMOS驱动器1320的读WL逻辑电路1316。第一CMOS驱动器1318包括PMOS晶体管1308和NMOS晶体管1310。第二CMOS驱动器1316包括PMOS晶体管1312和NMOS晶体管1314。DWL逻辑电路1302和读WL逻辑电路1320可以通过导致图12中所示的输出信号1208、1210和1212的任意逻辑组合来实现。本领域技术人员将容易地能够设计最合适于特定应用的逻辑线路以及加诸于系统上的总体设计约束。
参见图12和13，读操作由需要存取存储器的处理器或其他电路来控制。更具体地，处理器(或其他电路)在总线上向SRAM传送要从中读取数据的存储器中的地址以及用以启用读操作的OE信号1202。当SRAM处于待机模式时，OE信号1202为低。响应于低OE信号1202，来自DWL逻辑电路1302的输出1208为高，其截止PMOS晶体管1308并且导通NMOS晶体管1310，藉此将DWL1206下拉到VSS。响应于低OE信号1202，来自读WL逻辑电路1320的输出1210为高，这截止了PMOS晶体管1312。响应于低OE信号1204，来自读WL逻辑电路1320的输出1212也为高，其导通NMOS晶体管1314，藉此将读WL1204下拉到VSS。
读操作通过在t1在处理器或其他设备处断言OE信号1202来发起。当OE1202信号被断言(即，高)时，来自DWL逻辑电路1302的输出1208保持为高，并且因此，DWL1206保持被下拉到VSS。来自读WL逻辑电路1320的输出1210和1212二者变为低，其分别将PMOS晶体管1312导通，并且将NMOS晶体管1314截止。PMOS晶体管1312将读WL1204上拉到VDD。
在t2，来自DWL逻辑电路1302的输出1208变为低，这将PMOS晶体管1308导通且将NMOS晶体管1310截止，从而将DWL1206上拉到VDD。在大致相同的时间，来自读WL逻辑电路1320的输出1210变为高，这将PMOS晶体管1312截止。来自读WL电路1320的输出1212保持为低，并且因此NMOS晶体管1314保持截止。因此，读WL1204是浮置的，这允许转变DWL1206以通过两者之间的电容性耦合推升读WL1204的电压。该推升增加了位单元中的存取晶体管1028的VGS，并且藉此增加了其驱动强度(参见图10)。存取晶体管增加的驱动强度增加了读BL-1A的放电时间，并且藉此减少了读存取时间。
当读操作在t3处完成时，OE信号1202被处理器(或其他电路)驱动为低，藉此迫使读WL1204和DWL1206二者成为低。
在替换性实施例中，DWL可以被用来在8T位单元配置中加速读操作。图14是解说用于加速读操作的读WL和DWL之间的定时的示例的时序图。图15是解说配置成为具有8T配置的位单元行加速读操作的辅助电路1500的示例的示意性表示。辅助电路1500被示为具有控制输出DWL的第一CMOS驱动器1518的DWL逻辑电路1502，以及控制第二CMOS驱动器1516的读WL逻辑电路1520。第一CMOS驱动器1518包括PMOS晶体管1508和NMOS晶体管1510。第二CMOS驱动器1516包括PMOS晶体管1512和NMOS晶体管1514。DWL逻辑电路1502和读WL逻辑电路1520可以通过导致如图14中所示的输出信号1408和1410的任意逻辑组合来实现。本领域技术人员将容易地能够设计最合适于特定应用的逻辑线路以及加诸于系统上的总体设计约束。
当处于待机模式时，OE信号1402为低。响应于低OE1402，来自DWL逻辑电路1502的输出1408为高，其截止PMOS晶体管1508并且导通NMOS晶体管1510，藉此将DWL1406下拉到VSS。响应于低OE1402，来自读WL逻辑电路1520的输出1410也为高，其截止PMOS晶体管1512并且导通NMOS晶体管1514，藉此将读WL1404下拉到VSS。
在读操作的开始处，OE1402被驱动为高。当OE1402信号变为高之后，来自DWL逻辑电路1502的输出1408变为低，藉此通过PMOS晶体管1508，将DWL1406上拉到VDD。来自读WL逻辑电路1520的输出1410也变为低，这将PMOS晶体管1512导通且将NMOS晶体管1514截止，藉此通过PMOS晶体管1512将读WL1404上拉到VDD。由于两者之间的电容，转变DWL1406辅助上拉读WL1404，藉此如图14的放大部分中所示，减少了读WL1404的上升时间。作为电容性耦合的结果，读WL1404前沿的上升时间被从tr1减少到tr2。
当读或写操作完成时，OE1402返回至低状态，藉此迫使读WL1404和DWL1406二者到它们最初的低状态。
替换地，或附加地，DWL可以被用来通过写WL和DWL之间的电容性耦合来在写操作期间为8T位单元的行推升或加速写WL
早前结合图4和5描述的辅助电路500可以被用来推升写WL来提供写辅助。仅有的差别在于在6T配置中，辅助电路500驱动用于读和写操作二者的共用WL，而在8T配置中，辅助电路500驱动写WL，其与读WL分开。为了简明起见，此处不再重复辅助电路500的描述。
刚刚结合图13和14描述的辅助电路1300可以被用来在写操作期间加速写WL。仅有的差别在于辅助电路1300由WE而非OE触发，第二CMOS驱动器1516驱动写WL而非读WL，并且DWL同写WL一起布置以在其间形成电容。
在8T位单元配置中提供读和写辅助二者，或者加速读和写WL二者的各种实施例中，可以采用两个DWL。第一DWL或写DWL可以被电容性地耦合到写WL。第二DWL或读DWL可以被电容性地耦合到读WL。
图16是解说用于SRAM中的位单元行的存取晶体管的示例的横截面侧视图。集成电路1600被示为具有形成在基底层1602中的两个存取晶体管1601-1和1601-n。存取晶体管1601-1通过本领域公知手段自p掺杂半导体材料中的两个n掺杂区1606-1形成。栅极1608-1通过本领域公知的手段形成在覆盖p掺杂半导体材料的栅极氧化物层(未示出)上，该p掺杂半导体材料延展在两个n掺杂区域1606-1之间。存取晶体管1601-n被类似地通过本领域公知手段自p掺杂半导体材料中的两个n掺杂区1606-n形成。栅极1608-n通过本领域公知的手段形成在覆盖p掺杂半导体材料的栅极氧化物层(未示出)上，该p掺杂半导体材料延展在两个n掺杂区域1606-n之间的。
在该示例中，示出了三个金属层，然而，可以使用任意数目个金属层。参见图16，第一层(有时被称为M1(金属-1)层)被用来通过触点1614连接到n掺杂区1606，M1层被用来将n掺杂区1606(即，源极和漏极)互联到其他组件。WL被形成在第二金属层中，其有时被称为M2(金属-2)层。WL被通过通孔1616和触点1614连接到存取晶体管1601-1和1601-n的栅极，通孔1616延展在M1和M2层之间，并且触点1614延展在栅极和M1层之间。WL可以是在6T位单元配置中对于读和写操作二者共用的字线。替换地，WL可以是8T位单元配置中的读或写字线。最终，DWL被形成在第三金属层中，其有时被称为M3(金属-3)层。DWL可以是在6T位单元配置中布置在共用WL上的哑字线，或者替换地，可以是在8T位单元配置中布置在写WL或读WL上的哑字线。这种布置对于较小工艺几何(诸如20nm技术)而言尤其有吸引力，因为M3层中有充足的空间来在标准代工厂规则下形成DWL。由此，读和写辅助能够被提供而不损害显著的芯片面积。
DWL被示为在WL之上，然而，DWL可以在WL之下或者在提供与WL的合适电容性耦合的集成电路内的任何其他位置。优选地，DWL具有相同的长度，并且大致上与WL平行。即，WL和DWL二者跨整个位单元行以平行布置的方式延展。该布置提供了电容性跟踪，因为列的数目针对不同存储器配置而改变。作为结果，可以跨整列获得恒定的电压推升或降低。该通用方程可以由以下公式来表示：
Vcou＝(Ccou/C总)VΔ
其中Vcou是沿着WL的任一点处的电压推升或降低，Ccou是沿着WL的任一点处的WL和DWL之间的电容，C总是沿着WL的任一点处的总电容，并且VΔ是全电压摆幅(即，轨对轨电压)。通过使得DWL和WL长度相同并且大致上平行，沿着WL的长度的可变电容Ccou将会跟踪C总中的改变，藉此导致恒定Vcou。在VΔ在0.8V的情况下，可以实现40-70mV的推升或降低。
图17是解说示例集成电路制造方法的流程图。在框1702，多个晶体管被形成并且被互连以形成一个或多个位单元。在框1704，WL被形成并且被互连以形成一个或多个位单元。在框1706，DWL被形成并且被同字线一起布置以在其间形成电容。
图18是解说控制形成在集成电路中的耦合到一个或多个位单元的字线的示例方法的流程图。在框1802，WL被断言以存取一个或多个位单元。在框1804，DWL被控制以影响施加到WL的电压。该电压受到WL和DWL之间的电容性耦合的影响。
提供了本公开的各个方面以使本领域普通技术人员能够实践本发明。对本公开通篇给出的示例性实施例的各种修改对于本领域技术人员而言将是显而易见的，并且本文中公开的概念可扩展到其他磁性存储设备。由此，权利要求并非旨在限定于本公开的各个方面，而是要被给予与权利要求的语言相一致的完全范围。本公开中通篇描述的示例性实施例的各个组件的所有结构和功能上为本领域普通技术人员所知或将来所知的等效方案通过应用明确纳入于此，且意在被权利要求书所涵盖。此外，除非次序被专门地记载，权利要求中术语“第一”、“第二”和“第三”的使用并不旨在将这些层在权利要求中限制成任何特定的次序。作为示例，“第三层”可以在“第二层”之上或之下，无论是直接的还是在其间具有一个或多个其他层。本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。权利要求的任何要素都不应当在35U.S.C.§112(f)的规定下来解释，除非该要素是使用短语“用于…的装置”来明确叙述的或者在方法权利要求情形中该要素是使用短语“用于…的步骤”来叙述的。

Claims (53)

1.一种集成电路，包括：
一个或多个位单元；
耦合到所述一个或多个位单元的字线；以及
同所述字线一起布置以在其间具有电容的哑字线。
2.如权利要求1所述的集成电路，其特征在于，进一步包括耦合到所述一个或多个位单元的第二字线，所述第二字线与所述字线分开。
3.如权利要求2所述的集成电路，其特征在于，所述字线包括写字线，并且所述第二字线包括读字线。
4.如权利要求2所述的集成电路，其特征在于，所述字线包括读字线，并且所述第二字线包括写字线。
5.如权利要求1所述的集成电路，其特征在于，进一步包括：
具有多个晶体管的基层；
互连所述晶体管以形成所述一个或多个位单元的第一金属层；
包括所述字线的第二金属层；以及
包括所述哑字线的第三金属层。
6.如权利要求5所述的集成电路，其特征在于，所述第一金属层在所述基底层和所述第二金属层之间，并且所述第二金属层在所述第一和第三金属层之间。
7.如权利要求1所述的集成电路，其特征在于，所述字线和哑字线是彼此大致平行的。
8.如权利要求1所述的集成电路，其特征在于，进一步包括配置成控制所述字线和所述哑字线的辅助电路。
9.如权利要求8所述的集成电路，其特征在于，所述辅助电路被进一步配置成断言所述字线，并且在所述字线被断言之后转变所述哑字线。
10.如权利要求9所述的集成电路，其特征在于，所述辅助电路被进一步配置成在转变所述哑字线之前浮置经断言的字线。
11.如权利要求9所述的集成电路，其特征在于，所述辅助电路被进一步配置成转变所述哑字线以推升所述经断言的字线的电压，藉此为所述一个或多个位单元提供写辅助。
12.如权利要求9所述的集成电路，其特征在于，所述辅助电路被进一步配置成转变所述哑字线以推升所述经断言的字线的电压，藉此为所述一个或多个位单元提供读辅助。
13.如权利要求9所述的集成电路，其特征在于，所述辅助电路被进一步配置成转变所述哑字线以降低所述经断言的字线的电压，藉此为所述一个或多个位单元提供读辅助。
14.如权利要求8所述的集成电路，其特征在于，所述辅助电路被进一步配置成同时断言所述字线和哑字线二者。
15.一种集成电路，包括：
一个或多个位单元；
耦合到所述一个或多个位单元的字线；以及
用于通过其间的电容性耦合来影响施加到所述字线的电压的哑字线装置。
16.如权利要求15所述的集成电路，其特征在于，进一步包括耦合到所述一个或多个位单元的第二字线，所述第二字线与所述字线分开。
17.如权利要求16所述的集成电路，其特征在于，所述字线包括写字线，并且所述第二字线包括读字线。
18.如权利要求16所述的集成电路，其特征在于，所述字线包括读字线，并且所述第二字线包括写字线。
19.如权利要求15所述的集成电路，其特征在于，进一步包括：
具有多个晶体管的基底层；
互连所述晶体管以形成所述一个或多个位单元的第一金属层；
包括所述字线的第二金属层；以及
包括所述哑字线的第三金属层。
20.如权利要求19所述的集成电路，其特征在于，所述第一金属层在所述基底层和所述第二金属层之间，并且所述第二金属层在所述第一和第三金属层之间。
21.如权利要求15所述的集成电路，其特征在于，所述字线和哑字线是彼此大致平行的。
22.如权利要求15所述的集成电路，其特征在于，进一步包括用于控制所述字线和所述哑字线的辅助装置。
23.如权利要求22所述的集成电路，其特征在于，所述辅助装置被配置成断言所述字线，并且在所述字线被断言之后转变所述哑字线。
24.如权利要求23所述的集成电路，其特征在于，所述辅助装置被进一步配置成在转变所述哑字线之前浮置断言的字线。
25.如权利要求23所述的集成电路，其特征在于，所述辅助装置被进一步配置成转变所述哑字线以推升所述经断言的字线的电压，藉此为所述一个或多个位单元提供写辅助。
26.如权利要求23所述的集成电路，其特征在于，所述辅助装置被进一步配置成转变所述哑字线以推升所述经断言的字线的电压，藉此为所述一个或多个位单元提供读辅助。
27.如权利要求23所述的集成电路，其特征在于，所述辅助装置被进一步配置成转变所述哑字线以降低所述经断言的字线的电压，藉此为所述一个或多个位单元提供读辅助。
28.如权利要求22所述的集成电路，其特征在于，所述辅助装置被进一步配置成同时断言所述字线和哑字线二者。
29.一种集成电路制造方法，包括：
形成多个晶体管并且将所述晶体管互连以形成一个或多个位单元；
形成字线并且将所述字线互连到所述一个或多个位单元；以及
形成哑字线，并且将所述哑字线同所述字线一起布置以在其间形成电容。
30.如权利要求29所述的方法，其特征在于，进一步包括形成耦合到所述一个或多个位单元的第二字线，所述第二字线与所述字线分开。
31.如权利要求30所述的方法，其特征在于，所述字线包括写字线，并且所述第二字线包括读字线。
32.如权利要求30所述的方法，其特征在于，所述字线包括读字线，并且所述第二字线包括写字线。
33.如权利要求30所述的方法，其特征在于，所述晶体管被形成在基底层中并且被第一金属层互连，所述字线被形成在第二金属层中，并且所述哑字线被形成在第三金属层中。
34.如权利要求29所述的方法，其特征在于，所述第一金属层在所述基底层和所述第二金属层之间，并且所述第二金属层在所述第一和第三金属层之间。
35.如权利要求29所述的方法，其特征在于，进一步包括在所述基底层中形成第二多个晶体管以形成辅助电路，并且将所述第二多个晶体管、所述字线和所述哑字线互连以允许所述辅助电路控制所述字线和哑字线。
36.如权利要求35所述的方法，其特征在于，所述第二多个晶体管、所述字线和所述哑字线被互连，从而所述辅助电路被配置成断言所述字线并且在所述字线被断言之后转变所述哑字线。
37.如权利要求36所述的方法，其特征在于，所述第二多个晶体管、所述字线和所述哑字线被互连，从而所述辅助电路被配置成在转变所述哑字线之前浮置经断言的字线。
38.如权利要求36所述的方法，其特征在于，所述第二多个晶体管、所述字线和所述哑字线被互连，从而所述辅助电路被配置成转变所述哑字线以推升所述经断言的字线的电压，藉此为所述一个或多个位单元提供写辅助。
39.如权利要求36所述的方法，其特征在于，所述第二多个晶体管、所述字线和所述哑字线被互连，从而所述辅助电路被配置成转变所述哑字线以推升所述经断言的字线的电压，藉此为所述一个或多个位单元提供读辅助。
40.如权利要求36所述的方法，其特征在于，所述第二多个晶体管、所述字线和所述哑字线被互连，从而所述辅助电路被配置成转变所述哑字线以降低所述经断言的字线的电压，藉此为所述一个或多个位单元提供读辅助。
41.如权利要求35所述的方法，其特征在于，所述第二多个晶体管、所述字线和所述哑字线被互连，从而所述辅助电路被配置成同时断言所述字线和哑字线二者。
42.一种控制耦合到形成在集成电路中的一个或多个位单元的字线的方法，包括：
断言所述字线以存取所述一个或多个位单元；以及
控制哑字线以影响施加到所述字线的电压，所述电压受到所述字线和所述哑字线之间的电容性耦合影响。
43.如权利要求42所述的方法，其特征在于，所述集成电路进一步包括耦合到所述一个或多个位单元的第二字线，所述第二字线与所述字线分开。
44.如权利要求43所述的方法，其特征在于，所述字线包括写字线，并且所述第二字线包括读字线。
45.如权利要求43所述的方法，其特征在于，所述字线包括读字线，并且所述第二字线包括写字线。
46.如权利要求42所述的方法，其特征在于，所述集成电路进一步包括：
具有多个晶体管的基底层；
互连所述晶体管以形成所述一个或多个位单元的第一金属层；
包括所述字线的第二金属层；以及
包括所述哑字线的第三金属层。
47.如权利要求46所述的方法，其特征在于，所述第一金属层在所述基底层和所述第二金属层之间，并且所述第二金属层在所述第一和第三金属层之间。
48.如权利要求42所述的方法，其特征在于，所述控制所述哑字线包括在所述字线被断言之后转变所述哑字线。
49.如权利要求48所述的方法，其特征在于，进一步包括在转变所述哑字线之前浮置断言的字线。
50.如权利要求48所述的方法，其特征在于，所述哑字线的转变包括推升所述经断言的字线的电压以向所述一个或多个位单元提供写辅助。
51.如权利要求48所述的方法，其特征在于，所述哑字线的转变包括推升所述经断言的字线的电压以向所述一个或多个位单元提供读辅助。
52.如权利要求48所述的方法，其特征在于，所述哑字线的转变包括降低所述经断言的字线的电压以向所述一个或多个位单元提供读辅助。
53.如权利要求42所述的方法，其特征在于，所述控制所述哑字线包括与断言所述字线同时断言所述哑字线。
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