JP2016538677A - メモリのための読出し/書込み支援 - Google Patents
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Abstract
Description
[0001]本出願は、その全体において本明細書において参照において明確に組み込まれている「メモリのための読出し/書込み支援」(READ/WRITE ASSIST FOR MEMORIES)と題され2013年9月26日に出願された米国特許出願第14/038、434号の優先権を主張する。
[0083]ここで、Vcouは、WLに沿った任意の点における電圧ブーストまたは低下であり、Ccouは、WLに沿った任意の点におけるWLとDWLとの間の静電容量であり、CTotalは、WLに沿った任意の点における合計静電容量であり、VDeltaは、フル電圧スイング(すなわち、レールからレールの電圧)である。DWLの長さとWLの長さとを同じにし、実質的に平行にすることによって、WLの長さに沿った可変静電容量Ccouは、CTotalにおける変化をトラッキングするであろう。これによって、一定のVcouとなる。0.8VにおけるVDeltaを用いて、40〜70mVのブーストまたは低下が達成され得る。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[C1] 集積回路であって、
1つまたは複数のビット・セルと、
前記1または複数のビット・セルに結合されたワード線と、
前記ワード線との間に静電容量を有するように、前記ワード線とともに配置されたダミー・ワード線と、
を備える集積回路。
[C2] 前記1つまたは複数のビット・セルに結合された第2のワード線をさらに備え、前記第2のワード線は、前記ワード線とは別個のものである、C1に記載の集積回路。
[C3] 前記ワード線は書込みワード線を備え、前記第2のワード線は読出しワード線を備える、C2に記載の集積回路。
[C4] 前記ワード線は読出しワード線を備え、前記第2のワード線は書込みワード線を備える、C2に記載の集積回路。
[C5] 複数のトランジスタを有する基板層と、
前記1つまたは複数のビット・セルを形成するために、前記トランジスタと相互接続している第1のメタル層と、前記ワード線を備える第2のメタル層と、
前記ダミー・ワード線を備える第3のメタル層と、
をさらに備えるC1に記載の集積回路。
[C6] 前記第1のメタル層は、前記基板層と前記第2のメタル層との間にあり、前記第2のメタル層は、前記第1のメタル層と第3のメタル層との間にある、C5に記載の集積回路。
[C7] 前記ワード線およびダミー・ワード線は、実質的に互いに平行である、C1に記載の集積回路。
[C8] 前記ワード線および前記ダミー・ワード線を制御するように構成された支援回路をさらに備えるC1に記載の集積回路。
[C9] 前記支援回路はさらに、前記ワード線をアサートし、前記ワード線がアサートされた後、前記ダミー・ワード線を遷移させるように構成された、C8に記載の集積回路。
[C10] 前記支援回路はさらに、前記ダミー・ワード線を遷移させる前に、前記アサートされたワード線を浮かせるように構成された、C9に記載の集積回路。
[C11] 前記支援回路はさらに、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記1つまたは複数のビット・セルへ書込み支援を提供するように構成された、C9に記載の集積回路。
[C12] 前記支援回路はさらに、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記1つまたは複数のビット・セルへ読出し支援を提供するように構成された、C9に記載の集積回路。
[C13] 前記支援回路はさらに、前記アサートされたワード線の電圧を低下させるために、前記ダミー・ワード線を遷移させ、これによって、前記1つまたは複数のビット・セルへ読出し支援を提供するように構成された、C9に記載の集積回路。
[C14] 前記支援回路はさらに、前記ワード線とダミー・ワード線との両方を同時にアサートするように構成された、C8に記載の集積回路。
[C15] 集積回路であって、
1つまたは複数のビット・セルと、
前記1または複数のビット・セルに結合されたワード線と、
前記ワード線との間の容量結合を介して前記ワード線に印加される電圧に作用するためのダミー・ワード線手段と、
を備える集積回路。
[C16] 前記1つまたは複数のビット・セルに結合された第2のワード線をさらに備え、前記第2のワード線は、前記ワード線とは別個のものである、C15に記載の集積回路。
[C17] 前記ワード線は書込みワード線を備え、前記第2のワード線は読出しワード線を備える、C16に記載の集積回路。
[C18] 前記ワード線は読出しワード線を備え、前記第2のワード線は書込みワード線を備える、C16に記載の集積回路。
[C19] 複数のトランジスタを有する基板層と、
前記1つまたは複数のビット・セルを形成するために、前記トランジスタと相互接続している第1のメタル層と、
前記ワード線を備える第2のメタル層と、
前記ダミー・ワード線を備える第3のメタル層と、
をさらに備えるC15に記載の集積回路。
[C20] 前記第1のメタル層は、前記基板層と前記第2のメタル層との間にあり、前記第2のメタル層は、前記第1のメタル層と前記第3のメタル層との間にある、C19に記載の集積回路。
[C21] 前記ワード線およびダミー・ワード線は、実質的に互いに平行である、C15に記載の集積回路。
[C22] 前記ワード線と前記ダミー・ワード線とを制御するための支援手段をさらに備えるC15に記載の集積回路。
[C23] 前記支援手段は、前記ワード線をアサートし、前記ワード線がアサートされた後、前記ダミー・ワード線を遷移させるように構成された、C22に記載の集積回路。
[C24] 前記支援手段はさらに、前記ダミー・ワード線を遷移させる前に、前記アサートされたワード線を浮かせるように構成された、C23に記載の集積回路。
[C25] 前記支援手段はさらに、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記1つまたは複数のビット・セルへ書込み支援を提供するように構成された、C23に記載の集積回路。
[C26] 前記支援手段はさらに、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記1つまたは複数のビット・セルへ読出し支援を提供するように構成された、C23に記載の集積回路。
[C27] 前記支援手段はさらに、前記アサートされたワード線の電圧を低下させるために、前記ダミー・ワード線を遷移させ、これによって、前記1つまたは複数のビット・セルへ読出し支援を提供するように構成された、C23に記載の集積回路。
[C28] 前記支援手段はさらに、前記ワード線とダミー・ワード線との両方を同時にアサートするように構成された、C22に記載の集積回路。
[C29] 集積回路を製造する方法であって、
1つまたは複数のビット・セルを形成するために、複数のトランジスタを形成し、前記トランジスタを相互接続することと、
ワード線を形成し、前記ワード線を、前記1つまたは複数のビット・セルへ相互接続することと、
前記ワード線との間に静電容量を形成するようにダミー・ワード線を形成し、前記ダミー・ワード線を、前記ワード線と共に配置することと、
を備える方法。
[C30] 前記1つまたは複数のビット・セルに結合された第2のワード線を形成することをさらに備え、前記第2のワード線は、前記ワード線とは別個のものである、C29に記載の方法。
[C31] 前記ワード線は書込みワード線を備え、前記第2のワード線は読出しワード線を備える、C30に記載の方法。
[C32] 前記ワード線は読出しワード線を備え、前記第2のワード線は書込みワード線を備える、C30に記載の方法。
[C33] 前記トランジスタは、基板層内に形成され、第1のメタル層によって相互接続され、前記ワード線は、第2のメタル層内に形成され、前記ダミー・ワード線は、第3のメタル層内に形成された、C30に記載の方法。
[C34] 前記第1のメタル層は、前記基板層と前記第2のメタル層との間にあり、前記第2のメタル層は、前記第1のメタル層と前記第3のメタル層との間にある、C29に記載の方法。
[C35] 支援回路を形成するために、前記基板層内に、第2の複数のトランジスタを形成することと、前記支援回路が、前記ワード線および前記ダミー・ワード線を制御することを可能にするために、前記第2の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線を相互接続することと、をさらに備えるC29に記載の方法。
[C36] 前記支援回路が、前記ワード線をアサートし、前記ワード線がアサートされた後に前記ダミー・ワード線を遷移させるように構成されるように、前記第2の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、C35に記載の方法。
[C37] 前記ダミー・ワード線を遷移させる前に、前記支援回路が、前記アサートされたワード線を浮かせるように構成されるように、前記第2の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、C36に記載の方法。
[C38] 前記支援回路が、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記1つまたは複数のビット・セルへ書込み支援を提供するように構成されるように、前記第2の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、C36に記載の方法。
[C39] 前記支援回路が、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記1つまたは複数のビット・セルへ読出し支援を提供するように構成されるように、前記第2の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、C36に記載の方法。
[C40] 前記支援回路が、前記アサートされたワード線の電圧を低下させるために、前記ダミー・ワード線を遷移させ、これによって、前記1つまたは複数のビット・セルへ読出し支援を提供するように構成されるように、前記第2の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、C36に記載の方法。
[C41] 前記支援回路が、前記ワード線とダミー・ワード線との両方を同時にアサートするように構成されるように、前記第2の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、C35に記載の方法。
[C42] 集積回路内に形成された1つまたは複数のビット・セルに結合されたワード線を制御する方法であって、
前記1つまたは複数のビット・セルへアクセスするために、前記ワード線をアサートすることと、
前記ワード線へ印加される電圧に作用するようにダミー・ワード線を制御することと
を備え、前記電圧は、前記ワード線と前記ダミー・ワード線との間の容量結合によって作用される、方法。
[C43] 前記集積回路はさらに、前記1つまたは複数のビット・セルに結合された第2のワード線を備え、前記第2のワード線は、前記ワード線とは別個のものである、C42に記載の方法。
[C44] 前記ワード線は書込みワード線を備え、前記第2のワード線は読出しワード線を備える、C43に記載の方法。
[C45] 前記ワード線は読出しワード線を備え、前記第2のワード線は書込みワード線を備える、C43に記載の方法。
[C46] 前記集積回路はさらに、複数のトランジスタを有する基板層と、
前記1つまたは複数のビット・セルを形成するために、前記トランジスタと相互接続している第1のメタル層と、
前記ワード線を備える第2のメタル層と、
前記ダミー・ワード線を備える第3のメタル層と、
を備える、C42に記載の方法。
[C47] 前記第1のメタル層は、前記基板層と前記第2のメタル層との間にあり、前記第2のメタル層は、前記第1のメタル層と前記第3のメタル層との間にある、C46に記載の方法。
[C48] 前記ダミー・ワード線を制御することは、前記ワード線がアサートされた後に、前記ダミー・ワード線を遷移させることを備える、C42に記載の方法。
[C49] 前記ダミー・ワード線を遷移させる前に、前記アサートされたワード線を浮かせることをさらに備える、C48に記載の方法。
[C50] 前記ダミー・ワード線を遷移させることは、前記1つまたは複数のビット・セルへ書込み支援を提供するために、前記アサートされたワード線の電圧をブーストすることを備える、C48に記載の方法。
[C51] 前記ダミー・ワード線を遷移させることは、前記1つまたは複数のビット・セルへ読出し支援を提供するために、前記アサートされたワード線の電圧をブーストすることを備える、C48に記載の方法。
[C52] 前記ダミー・ワード線を遷移させることは、前記1つまたは複数のビット・セルへ読出し支援を提供するために、前記アサートされたワード線の電圧を低下させることを備える、C48に記載の方法。
[C53] 前記ダミー・ワード線を制御することは、前記ダミー・ワード線を、前記ワード線と同時にアサートすることを備える、C42に記載の方法。
Claims (53)
- 集積回路であって、
1つまたは複数のビット・セルと、
前記1または複数のビット・セルに結合されたワード線と、
前記ワード線との間に静電容量を有するように、前記ワード線とともに配置されたダミー・ワード線と、
を備える集積回路。 - 前記1つまたは複数のビット・セルに結合された第2のワード線をさらに備え、前記第2のワード線は、前記ワード線とは別個のものである、請求項1に記載の集積回路。
- 前記ワード線は書込みワード線を備え、前記第2のワード線は読出しワード線を備える、請求項2に記載の集積回路。
- 前記ワード線は読出しワード線を備え、前記第2のワード線は書込みワード線を備える、請求項2に記載の集積回路。
- 複数のトランジスタを有する基板層と、
前記1つまたは複数のビット・セルを形成するために、前記トランジスタと相互接続している第1のメタル層と、前記ワード線を備える第2のメタル層と、
前記ダミー・ワード線を備える第3のメタル層と、
をさらに備える請求項1に記載の集積回路。 - 前記第1のメタル層は、前記基板層と前記第2のメタル層との間にあり、前記第2のメタル層は、前記第1のメタル層と第3のメタル層との間にある、請求項5に記載の集積回路。
- 前記ワード線およびダミー・ワード線は、実質的に互いに平行である、請求項1に記載の集積回路。
- 前記ワード線および前記ダミー・ワード線を制御するように構成された支援回路をさらに備える請求項1に記載の集積回路。
- 前記支援回路はさらに、前記ワード線をアサートし、前記ワード線がアサートされた後、前記ダミー・ワード線を遷移させるように構成された、請求項8に記載の集積回路。
- 前記支援回路はさらに、前記ダミー・ワード線を遷移させる前に、前記アサートされたワード線を浮かせるように構成された、請求項9に記載の集積回路。
- 前記支援回路はさらに、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記1つまたは複数のビット・セルへ書込み支援を提供するように構成された、請求項9に記載の集積回路。
- 前記支援回路はさらに、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記1つまたは複数のビット・セルへ読出し支援を提供するように構成された、請求項9に記載の集積回路。
- 前記支援回路はさらに、前記アサートされたワード線の電圧を低下させるために、前記ダミー・ワード線を遷移させ、これによって、前記1つまたは複数のビット・セルへ読出し支援を提供するように構成された、請求項9に記載の集積回路。
- 前記支援回路はさらに、前記ワード線とダミー・ワード線との両方を同時にアサートするように構成された、請求項8に記載の集積回路。
- 集積回路であって、
1つまたは複数のビット・セルと、
前記1または複数のビット・セルに結合されたワード線と、
前記ワード線との間の容量結合を介して前記ワード線に印加される電圧に作用するためのダミー・ワード線手段と、
を備える集積回路。 - 前記1つまたは複数のビット・セルに結合された第2のワード線をさらに備え、前記第2のワード線は、前記ワード線とは別個のものである、請求項15に記載の集積回路。
- 前記ワード線は書込みワード線を備え、前記第2のワード線は読出しワード線を備える、請求項16に記載の集積回路。
- 前記ワード線は読出しワード線を備え、前記第2のワード線は書込みワード線を備える、請求項16に記載の集積回路。
- 複数のトランジスタを有する基板層と、
前記1つまたは複数のビット・セルを形成するために、前記トランジスタと相互接続している第1のメタル層と、
前記ワード線を備える第2のメタル層と、
前記ダミー・ワード線を備える第3のメタル層と、
をさらに備える請求項15に記載の集積回路。 - 前記第1のメタル層は、前記基板層と前記第2のメタル層との間にあり、前記第2のメタル層は、前記第1のメタル層と前記第3のメタル層との間にある、請求項19に記載の集積回路。
- 前記ワード線およびダミー・ワード線は、実質的に互いに平行である、請求項15に記載の集積回路。
- 前記ワード線と前記ダミー・ワード線とを制御するための支援手段をさらに備える請求項15に記載の集積回路。
- 前記支援手段は、前記ワード線をアサートし、前記ワード線がアサートされた後、前記ダミー・ワード線を遷移させるように構成された、請求項22に記載の集積回路。
- 前記支援手段はさらに、前記ダミー・ワード線を遷移させる前に、前記アサートされたワード線を浮かせるように構成された、請求項23に記載の集積回路。
- 前記支援手段はさらに、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記1つまたは複数のビット・セルへ書込み支援を提供するように構成された、請求項23に記載の集積回路。
- 前記支援手段はさらに、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記1つまたは複数のビット・セルへ読出し支援を提供するように構成された、請求項23に記載の集積回路。
- 前記支援手段はさらに、前記アサートされたワード線の電圧を低下させるために、前記ダミー・ワード線を遷移させ、これによって、前記1つまたは複数のビット・セルへ読出し支援を提供するように構成された、請求項23に記載の集積回路。
- 前記支援手段はさらに、前記ワード線とダミー・ワード線との両方を同時にアサートするように構成された、請求項22に記載の集積回路。
- 集積回路を製造する方法であって、
1つまたは複数のビット・セルを形成するために、複数のトランジスタを形成し、前記トランジスタを相互接続することと、
ワード線を形成し、前記ワード線を、前記1つまたは複数のビット・セルへ相互接続することと、
前記ワード線との間に静電容量を形成するようにダミー・ワード線を形成し、前記ダミー・ワード線を、前記ワード線と共に配置することと、
を備える方法。 - 前記1つまたは複数のビット・セルに結合された第2のワード線を形成することをさらに備え、前記第2のワード線は、前記ワード線とは別個のものである、請求項29に記載の方法。
- 前記ワード線は書込みワード線を備え、前記第2のワード線は読出しワード線を備える、請求項30に記載の方法。
- 前記ワード線は読出しワード線を備え、前記第2のワード線は書込みワード線を備える、請求項30に記載の方法。
- 前記トランジスタは、基板層内に形成され、第1のメタル層によって相互接続され、前記ワード線は、第2のメタル層内に形成され、前記ダミー・ワード線は、第3のメタル層内に形成された、請求項30に記載の方法。
- 前記第1のメタル層は、前記基板層と前記第2のメタル層との間にあり、前記第2のメタル層は、前記第1のメタル層と前記第3のメタル層との間にある、請求項29に記載の方法。
- 支援回路を形成するために、前記基板層内に、第2の複数のトランジスタを形成することと、前記支援回路が、前記ワード線および前記ダミー・ワード線を制御することを可能にするために、前記第2の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線を相互接続することと、をさらに備える請求項29に記載の方法。
- 前記支援回路が、前記ワード線をアサートし、前記ワード線がアサートされた後に前記ダミー・ワード線を遷移させるように構成されるように、前記第2の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、請求項35に記載の方法。
- 前記ダミー・ワード線を遷移させる前に、前記支援回路が、前記アサートされたワード線を浮かせるように構成されるように、前記第2の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、請求項36に記載の方法。
- 前記支援回路が、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記1つまたは複数のビット・セルへ書込み支援を提供するように構成されるように、前記第2の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、請求項36に記載の方法。
- 前記支援回路が、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記1つまたは複数のビット・セルへ読出し支援を提供するように構成されるように、前記第2の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、請求項36に記載の方法。
- 前記支援回路が、前記アサートされたワード線の電圧を低下させるために、前記ダミー・ワード線を遷移させ、これによって、前記1つまたは複数のビット・セルへ読出し支援を提供するように構成されるように、前記第2の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、請求項36に記載の方法。
- 前記支援回路が、前記ワード線とダミー・ワード線との両方を同時にアサートするように構成されるように、前記第2の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、請求項35に記載の方法。
- 集積回路内に形成された1つまたは複数のビット・セルに結合されたワード線を制御する方法であって、
前記1つまたは複数のビット・セルへアクセスするために、前記ワード線をアサートすることと、
前記ワード線へ印加される電圧に作用するようにダミー・ワード線を制御することと
を備え、前記電圧は、前記ワード線と前記ダミー・ワード線との間の容量結合によって作用される、方法。 - 前記集積回路はさらに、前記1つまたは複数のビット・セルに結合された第2のワード線を備え、前記第2のワード線は、前記ワード線とは別個のものである、請求項42に記載の方法。
- 前記ワード線は書込みワード線を備え、前記第2のワード線は読出しワード線を備える、請求項43に記載の方法。
- 前記ワード線は読出しワード線を備え、前記第2のワード線は書込みワード線を備える、請求項43に記載の方法。
- 前記集積回路はさらに、複数のトランジスタを有する基板層と、
前記1つまたは複数のビット・セルを形成するために、前記トランジスタと相互接続している第1のメタル層と、
前記ワード線を備える第2のメタル層と、
前記ダミー・ワード線を備える第3のメタル層と、
を備える、請求項42に記載の方法。 - 前記第1のメタル層は、前記基板層と前記第2のメタル層との間にあり、前記第2のメタル層は、前記第1のメタル層と前記第3のメタル層との間にある、請求項46に記載の方法。
- 前記ダミー・ワード線を制御することは、前記ワード線がアサートされた後に、前記ダミー・ワード線を遷移させることを備える、請求項42に記載の方法。
- 前記ダミー・ワード線を遷移させる前に、前記アサートされたワード線を浮かせることをさらに備える、請求項48に記載の方法。
- 前記ダミー・ワード線を遷移させることは、前記1つまたは複数のビット・セルへ書込み支援を提供するために、前記アサートされたワード線の電圧をブーストすることを備える、請求項48に記載の方法。
- 前記ダミー・ワード線を遷移させることは、前記1つまたは複数のビット・セルへ読出し支援を提供するために、前記アサートされたワード線の電圧をブーストすることを備える、請求項48に記載の方法。
- 前記ダミー・ワード線を遷移させることは、前記1つまたは複数のビット・セルへ読出し支援を提供するために、前記アサートされたワード線の電圧を低下させることを備える、請求項48に記載の方法。
- 前記ダミー・ワード線を制御することは、前記ダミー・ワード線を、前記ワード線と同時にアサートすることを備える、請求項42に記載の方法。
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US10163524B2 (en) | 2016-06-22 | 2018-12-25 | Darryl G. Walker | Testing a semiconductor device including a voltage detection circuit and temperature detection circuit that can be used to generate read assist and/or write assist in an SRAM circuit portion and method therefor |
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KR20180068583A (ko) * | 2016-12-14 | 2018-06-22 | 삼성전자주식회사 | 더미 셀을 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템 |
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US10541023B2 (en) * | 2017-09-04 | 2020-01-21 | Mediatek Inc. | Data line control circuit using write-assist data line coupling and associated data line control method |
US10892021B2 (en) | 2018-06-05 | 2021-01-12 | Sandisk Technologies Llc | On-die capacitor for a memory device |
KR102177549B1 (ko) * | 2019-01-23 | 2020-11-11 | 연세대학교 산학협력단 | 멀티스텝 워드라인 기반의 정적 메모리 장치 및 그 제어 방법 |
US10943670B1 (en) * | 2019-08-29 | 2021-03-09 | Arm Limited | Dummy wordline design techniques |
US11088151B2 (en) * | 2019-10-01 | 2021-08-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | 4Cpp SRAM cell and array |
US11170830B2 (en) * | 2020-02-11 | 2021-11-09 | Taiwan Semiconductor Manufacturing Company Limited | Word line driver for low voltage operation |
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004241058A (ja) * | 2003-02-07 | 2004-08-26 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
WO2006129344A1 (ja) * | 2005-05-30 | 2006-12-07 | Spansion Llc | 半導体装置 |
JP2008176910A (ja) * | 2006-12-21 | 2008-07-31 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2010199575A (ja) * | 2009-02-23 | 2010-09-09 | Taiwan Semiconductor Manufacturing Co Ltd | メモリ装置の金属構造 |
JP2013528891A (ja) * | 2010-06-25 | 2013-07-11 | インテル・コーポレーション | メモリ書き込み処理方法及び回路 |
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WO2006129344A1 (ja) * | 2005-05-30 | 2006-12-07 | Spansion Llc | 半導体装置 |
JP2008176910A (ja) * | 2006-12-21 | 2008-07-31 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2010199575A (ja) * | 2009-02-23 | 2010-09-09 | Taiwan Semiconductor Manufacturing Co Ltd | メモリ装置の金属構造 |
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