CN108231103B - 具有虚设单元的非易失性存储器装置及控制其的方法 - Google Patents

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Abstract

提供了具有虚设单元的非易失性存储器装置及控制其的方法。非易失性存储器装置包括单元串、地选择晶体管和至少一个虚设单元。单元串包括至少一个存储器单元。所述至少一个虚设单元设置在至少一个存储器单元与地选择晶体管之间并连接到位线。控制器运行虚设单元控制逻辑，虚设单元控制逻辑被配置为在预充电周期的至少一部分中将至少一个虚设单元的栅极电压控制为低于至少一个虚设单元的阈值电压。

Description

具有虚设单元的非易失性存储器装置及控制其的方法
本申请要求于2016年12月14日在韩国知识产权局(KIPO)提交的第10-2016-0170412号韩国专利申请的优先权，该韩国专利申请的内容通过引用全部包含于此。
技术领域
本公开涉及非易失性存储器装置。更具体地，本公开涉及具有虚设单元的非易失性存储器装置及包括非易失性存储器装置的存储器系统。
背景技术
存储器装置主要分为易失性存储器装置和非易失性存储器装置。非易失性存储器装置是即使电源停止(例如，断路)也保持其中存储的数据的存储器装置。非易失性存储器装置的示例是闪存装置。闪存装置包括根据其中存储的数据而具有不同状态的存储器单元。存储器单元以基于单元串的单位连接到位线，以执行编程操作或读取操作等。
发明内容
本公开描述了具有虚设单元的非易失性存储器装置和包括非易失性存储器装置的存储器系统。
根据本公开的一个方面，非易失性存储器装置包括单元串和控制器。单元串包括至少一个存储器单元、地选择晶体管以及在至少一个存储器单元与地选择晶体管之间并连接到位线的至少一个虚设单元。控制器被配置为在预充电周期(时间段)的至少一部分中将所述至少一个虚设单元的栅极电压控制为低于所述至少一个虚设单元的阈值电压。
根据本公开的另一方面，非易失性存储装置包括存储器单元阵列、页缓冲器和控制器。存储器单元阵列包括多个单元串，每个单元串包括至少一个虚设单元。页缓冲器通过多条位线连接到存储器单元阵列并对所述多条位线中的至少一条位线进行预充电。控制器被配置为控制所述至少一个虚设单元的栅极电压，并被配置为在页缓冲器对所述多条位线中的至少一条位线进行预充电的预充电周期的至少一部分中，将所述至少一个虚设单元的截止电压控制为施加到所述至少一个虚设单元的栅极。
附图说明
通过结合附图的下面的详细描述，将更清楚地理解本公开的实施例，在附图中：
图1是示出根据示例实施例的存储器装置的框图；
图2是包括在图1的存储器装置的存储器单元阵列中的存储器块的等效电路的电路图；
图3是根据示例实施例的各种信号的操作的时序图；
图4A示出预充电周期(时间段)中分别连接到选择位线的单元串。图4B是包括在单元串中的线之间的电容和电阻值的对比曲线图。图4C是根据示例实施例的虚设字线与地选择线之间的切换时间的对比曲线图；
图5是用于说明根据示例实施例的设定虚设单元的阈值电压的过程的示例的曲线图；
图6是根据另一示例实施例的各种信号的操作的时序图；
图7是根据另一示例实施例的各种信号的操作的时序图；
图8是示出图1的存储器装置的存储器单元阵列的另一示例的框图；
图9是图8的存储器单元阵列的存储器块中的第一块的等效电路的示例的电路图；
图10是图8的存储器单元阵列的存储器块中的第一块的示例的透视图；
图11是根据示例实施例的存储器系统的框图；
图12是根据示例实施例的存储器装置的操作的流程图；
图13是根据另一示例实施例的存储器装置的操作的流程图；
图14是根据示例实施例的用作通用闪速存储(UFS)系统的存储器装置的示例的框图。
具体实施方式
图1是示出根据示例实施例的存储器装置100的框图。
参照图1，存储器装置100可包括存储器单元阵列110、控制器120、电压发生器130、行解码器140和页缓冲器150。尽管未示出，但是存储器装置100还可以包括数据I/O电路或I/O接口。
控制器120可以是处理器。用于存储器装置100的处理器是有形的并且是非暂时性的。如这里所使用的，术语“非暂时性的”不作为永久的状态的特征来解释，而是作为将持续一段时间的状态的特征来解释。术语“非暂时性的”明确地否定了瞬间的特征，诸如特定载波或信号的特征或者仅在任意时间任意地点暂时存在的其他形式的特征。处理器是工业产品和/或机器组件。用于存储器装置100的处理器被配置为运行软件指令以执行如这里各种实施例中描述的功能。用于存储器装置100的处理器可以是通用处理器，或者可以是专用集成电路(ASIC)的一部分。用于存储器装置100的处理器还可以是微处理器、微计算机、处理器芯片、控制器、微控制器、数字信号处理器(DSP)、状态机或者可编程逻辑装置。用于存储器装置100的处理器也可以是逻辑电路，该逻辑电路包括诸如现场可编程门阵列(FPGA)的可编程门阵列(PGA)或者包括分立的门和/或晶体管逻辑的另一类型的电路。用于存储器装置100的处理器可以是中央处理单元(CPU)、图形处理单元(GPU)或两者。另外，这里描述的任意处理器可以包括多个处理器、并行处理器或两者。多个处理器可以包括在单个装置中或耦合到单个装置。
在可选实施例中，控制器120可以使用被构造为实施这里所描述的一种或多种方法的专用硬件实施方式，诸如专用集成电路(ASIC)、可编程逻辑阵列和其他硬件组件。这里所描述的一个或更多个实施例可以使用可在模块之间通信并通过模块通信的相关控制信号和数据信号，利用两个或更多个特定的互连硬件模块或装置来实现功能。因此，本公开包括软件实施方式、固件实施方式和硬件实施方式。本申请中的任何内容都不应被解释为仅通过软件而不是通过诸如有形的非暂时性处理器的硬件来实施或实现。
例如，如下面参照图2所描述的，存储器单元阵列110可以包括多个存储器单元并且可以连接到串选择线SSL、字线WL、虚设字线DWL、地选择线GSL和位线BL。具体地，存储器单元阵列110可以通过串选择线SSL、字线WL、虚设字线DWL和地选择线GSL连接到行解码器140，并且可以通过位线BL连接到页缓冲器150。
包括在存储器单元阵列110中的存储器单元可以是例如闪存单元。在下文中，实施例将被描述为存储器单元是NAND闪存单元的示例，NAND闪存单元也可以被称为NAND单元。然而，存储器单元不限于此。在另一实施例中，存储器单元可以是诸如电阻RAM(RRAM)、相变RAM(PRAM)或磁RAM(MRAM)的电阻存储器单元。
存储器单元阵列110可以包括多个块，每个块具有平面结构或者三维结构。存储器单元阵列110可以包括包含单级单元的单级单元块、包含多级单元的多级单元块和包含三级单元的三级单元块中的至少一个。例如，包括在存储器单元阵列110中的一些块可以是单级单元块，其他块可以是多级单元块或三级单元块。
包括在存储器单元阵列110中的多个块可以包括多个单元串。再次参照图2，例如，单元串可以包括连接到字线WL的至少一个存储器单元、连接到虚设字线DWL的至少一个虚设存储器单元和连接到地选择线GSL的至少一个地选择晶体管。这将在下面详细描述。
基于从存储器控制器(未示出)接收的命令CMD、地址ADDR和控制信号CTRL，控制器120可以输出用于向存储器单元阵列110写入数据或者从存储器单元阵列110读取数据的各种控制信号。因此，控制器120通常可以控制在存储器装置100中执行的各种操作。
从控制器120输出的各种控制信号可以被提供至电压发生器130、行解码器140和页缓冲器150。具体地，控制器120可以向电压发生器130提供电压控制信号CTRL_vol，向行解码器140提供行地址X-ADDR，向页缓冲器150提供列地址Y-ADDR。然而，控制器120不限于此。控制器120还可以向电压发生器130、行解码器140和页缓冲器150提供其他控制信号。
在示例实施例中，控制器120可以存储和/或运行虚设单元控制逻辑122和选择晶体管控制逻辑124。可选择地，控制器120可以包括例如处于专用电路形式的虚设单元控制逻辑122和选择晶体管控制逻辑124。虚设单元控制逻辑122可以在运行时产生虚设单元控制信号CTRL_DMC，虚设单元控制信号CTRL_DMC控制分别用于驱动(被施加到)虚设字线DWL的虚设字线电压。选择晶体管控制逻辑124可以在运行时产生选择晶体管控制信号CTRL_ST，选择晶体管控制信号CTRL_ST控制分别用于驱动(被施加到)串线选择线SSL的串选择线电压和/或分别用于驱动(被施加到)地选择线GSL的地选择线电压。
在示例实施例中，虚设单元控制逻辑122可以在运行时产生虚设单元控制信号CTRL_DMC，使得在位线BL的预充电周期(时间段)的至少一部分中，包括在存储器单元阵列110中的虚设单元的栅极电压电平分别低于虚设单元的阈值电压电平。因此，虚设单元控制逻辑122可以在运行时使包括在存储器单元阵列110中的虚设单元在位线BL的预充电周期(时间段)的至少一部分中截止。
在示例实施例中，虚设单元控制逻辑122可以控制将分别被施加到虚设字线DWL以用于设定包括在存储器单元阵列110中的虚设单元的阈值电压电平的电压。虚设单元控制逻辑122可以在运行时例如每隔一定周期感测虚设单元的阈值电压，以确定该虚设单元的阈值电压是否已经超过一定值。当虚设单元控制逻辑122确定该虚设单元的阈值电压已经超过一定值时，虚设单元控制逻辑122可以在运行时使该虚设单元的阈值电压重置。在示例实施例中，虚设单元控制逻辑122可以在运行时对虚设单元进行擦除然后再次编程，从而使虚设单元的阈值电压重置。
在示例实施例中，选择晶体管控制逻辑124可以在运行时产生选择晶体管控制信号CTRL_ST使得在位线BL的预充电周期(时间段)中，包括在存储器单元阵列110中的地选择晶体管的栅极电压电平分别高于地选择晶体管的阈值电压电平。在另一示例实施例中，选择晶体管控制逻辑124可以在运行时产生选择晶体管控制信号CTRL_ST使得在位线BL的预充电周期(时间段)的至少一部分中，包括在存储器单元阵列110中的地选择晶体管的栅极电压电平分别低于地选择晶体管的阈值电压电平。
电压发生器130可以基于电压控制信号CTRL_vol产生用于对存储器单元阵列110执行编程(或写入)操作、读取操作和擦除操作的各种类型的电压。具体地，电压发生器130可以产生字线电压，例如，编程电压、读取电压、编程禁止电压、读取禁止电压、擦除验证电压或者编程验证电压等。此外，电压发生器130还可以基于电压控制信号CTRL_vol产生串选择线电压和地选择线电压。此外，电压发生器130还可以产生将被提供至存储器单元阵列110的擦除电压。
行解码器140可以响应于从控制器120接收的行地址X-ADDR来选择一些字线WL。具体地，在读取操作期间，行解码器140可以将读取电压施加到所选择的字线并将读取禁止电压施加到非选择的字线。此外，在编程操作期间，行解码器140可以将编程电压施加到所选择的字线并可以将编程禁止电压施加到非选择的字线。此外，行解码器140可以响应于从控制器120接收的行地址X-ADDR来选择一些串选择线SSL。
行解码器140可以响应于从控制器120接收的行地址X-ADDR来选择一些虚设字线DWL。在示例实施例中，行解码器140可以在位线BL的预充电周期(时间段)的至少一部分中，基于从虚设单元控制逻辑122产生的虚设单元控制信号CTRL_DMC，将比虚设单元的阈值电压低的电压施加到至少一条虚设字线DWL。
行解码器140可以响应于从控制器120接收的行地址X-ADDR来选择一些地选择线GSL。在示例实施例中，行解码器140可以在位线BL的预充电周期(时间段)中，基于从选择晶体管控制逻辑124产生的选择晶体管控制信号CTRL_ST，将比地选择晶体管的阈值电压高的电压施加到至少一条地选择线GSL。在另一示例实施例中，行解码器140可以在位线BL的预充电周期(时间段)的至少一部分中，基于从选择晶体管控制逻辑124产生的选择晶体管控制信号CTRL_ST，将比地选择晶体管的阈值电压低的电压施加到至少一条地选择线GSL。
页缓冲器150可以通过位线BL连接到存储器单元阵列110并可以响应于从控制器120接收的列地址Y-ADDR来选择一些位线BL。具体地，在读取操作期间，页缓冲器150可以用作感测放大器，以感测存储在存储器单元阵列110中的数据DATA。在编程操作期间，页缓冲器150可以用作写入驱动器，以把与将要存储在存储器单元阵列110中的数据DATA对应的电压施加到位线BL。
页缓冲器150可以选择性地对位线BL进行预充电。页缓冲器150可以在预充电周期(时间段)中，对所选择的位线BL施加预充电电压并使位线BL浮置。
图2是包括在图1的存储器装置的存储器单元阵列110中的存储器块BLK的等效电路的电路图。
参照图2，存储器块BLK可以包括连接在多条位线BL1～BLn与公共源极线CSL之间的多个单元串STR_1～STR_n(n是等于或大于2的自然数)。每个单元串STR_1～STR_n可以包括串选择晶体管SST、多个存储器单元MC1～MCm(m是等于或大于2的自然数)、虚设单元DMC和地选择晶体管GST。每个单元串STR_1～STR_n在图2中包括一个串选择晶体管SST、一个虚设单元DMC和一个地选择晶体管GST，但是不限于此。在示例实施例中，与串选择晶体管SST相邻的存储器单元MCm可以用作虚设单元。
包括在单元串STR_1～STR_n中的串选择晶体管SST的栅极可以连接到串选择线SSL。用于控制每个串选择晶体管SST的串选择电压可以被施加到串选择线SSL。
每个存储器单元MC1～MCm可以存储一位或更多位数据。单元串STR_1～STR_n的存储器单元MC1～MCm的栅极可以分别连接到多条字线WL1～WLm。可以将分别连接到字线WL1～WLm的存储器单元MC1～MCm称作页。用于驱动所必需的字线电压(例如，编程电压、通过电压、读取电压和读取通过电压)可以分别被施到字线WL1～WLm。
虚设单元DMC可以设置在存储器单元MC1与地选择晶体管GST之间。包括在单元串STR_1～STR_n中的虚设单元DMC的栅极可以分别连接到虚设字线DWL。用于控制虚设单元DMC的虚设字线电压可以被施加到虚设字线DWL。在示例实施例中，虚设单元DMC可以具有已编程状态，即具有一定的阈值电压。
地选择晶体管GST可以设置在虚设单元DMC与公共源极线CSL之间。包括在单元串STR_1～STR_n中的地选择晶体管GST的栅极可以分别连接到地选择线GSL。用于控制地选择晶体管GST的地选择电压可以被施加到地选择线GSL。
如针对图2所描述的，可以通过使用虚设单元和虚设字线来隔离单元串STR_1～STR_n以防止能量耗散。下面描述的时序图说明了如何能利用位线的预充电周期进行隔离。与在未使用虚设单元和虚设字线的配置中使用地选择晶体管和地选择线的切换速度相比，此配置可以提供更快的切换速度。
图3是根据示例实施例的各种信号的操作的时序图。图3可以示出施加到例如图2的存储器块BLK的电压。图3的时序图可以示出存储在例如存储器块BLK中的数据读取操作过程。
参照图2和图3，被示出的所有信号都可以从低状态起始。在时序图所示出的整个时间期间，非选择位线BL_unsel和公共源极线CSL可以处于低状态。例如，低状态可以是0V或接近0V的电压。例如，低状态可以意为截止电压。在下文中，截止电压可以意为比每个单元或每个晶体管的阈值电压低的电压，并且导通电压可以意为比每个单元或每个晶体管的阈值电压高的电压。
在第一时刻t1处，串选择线SSL的电压、虚设字线DWL的电压和地选择线GSL的电压可以增大。串选择晶体管SST的导通电压可以被施加到串选择线SSL。虚设单元DMC的导通电压可以被施加到虚设字线DWL。地选择晶体管GST的导通电压可以被施加到地选择线GSL。
在第二时刻t2处，非选择字线WL_unsel和选择字线WL_sel的电压可以增大。通过电压V_pass可以被施加到非选择字线WL_unsel。读取电压V_read可以被施加到选择字线WL_sel。在示例实施例中，通过电压V_pass可以高于或等于读取电压V_read。
在第二时刻t2处，因为通过串选择线SSL施加了电压，串选择晶体管SST处于导通状态，并且选择位线BL_sel处于接地状态，所以串选择晶体管SST的沟道不会在单元串中升压。在第二时刻t2处，因为通过地选择线GSL施加了电压，地选择晶体管GST处于导通状态，并且公共源极线CSL处于接地状态，所以地选择晶体管GST的沟道不会在单元串中升压。
在第三时刻t3处，虚设字线DWL可以被切换到截止电压。虚设单元DMC可以通过虚设字线DWL的切换而截止。
从第四时刻t4至第六时刻t6，可以对选择位线BL_sel执行预充电操作。从第四时刻t4至第六时刻t6的部分可以被定义为时序图的预充电部分PRC(即，周期/时间段)。具体地，在第四时刻t4处，可以将预充电电压V_pre施加到选择位线BL_sel，然后选择位线BL_sel可以在时序图的预充电部分PRC中浮置。
在时序图的预充电部分PRC中，由于虚设单元DMC保持截止状态，所以连接到选择位线BL_sel的单元串可以与处于接地状态的公共源极线CSL隔离。在时序图的预充电部分PRC中，选择位线BL_sel的电压可以基本上保持在预充电电压V_pre的电平处。通过在时序图的预充电部分PRC中使单元串与公共源极线CSL隔离可以防止不必要的能量耗散。在具有多个单元串STR_1至STR_n的存储器单元阵列110中，当各个虚设单元(DMC)处于截止状态时，多个单元串STR_1至STR_n可以与公共源极线CSL隔离。
在执行预充电操作后，可以对存储器块BLK执行读取操作。具体地，在第六时刻t6处，可以通过向虚设字线DWL施加虚设单元DMC的导通电压使虚设单元DMC导通。当虚设单元DMC导通并且施加到选择字线WL_sel的读取电压V_read低于连接到该选择字线WL_sel的存储器单元的阈值电压时，该存储器单元可以截止。因此，与包括该存储器单元的单元串连接的选择位线BL_sel的电压可以连续地保持(在Read_1的情况下)。当虚设单元DMC导通并且施加到选择字线WL_sel的读取电压V_read高于连接到该选择字线WL_sel的存储器单元的阈值电压时，该存储器单元可以导通。因此，由于电流可以流入包括该存储器单元的单元串，所以与该单元串连接的选择位线BL_sel的电压的至少一部分可以被耗散(在Read_2的情况下)。可以通过例如感测放大器来放大选择位线BL_sel的电压的耗散和耗散程度，并将其用作确定存储在存储器单元中的数据的指标。
图4A示出了在时序图的预充电部分PRC中分别连接到选择位线的第一单元串STR_1和第二单元串STR_2。图4B是包括在第一单元串STR_1和第二单元串STR_2中的线之间的电容和电阻值的对比的曲线图。图4C是根据示例实施例的虚设字线DWL与地选择线GSL之间的切换时间的对比的曲线图。
参照图4A，在时序图(图3)的预充电部分PRC中，第一单元串STR_1和第二单元串STR_2可以分别连接在第一位线BL1与公共源极线CSL之间和第二位线BL2与公共源极线CSL之间。
第一位线BL1和第二位线BL2的电压可以是预充电电压V_pre。公共源极线CSL的电压可以是接地电压。
第一单元串STR_1可以包括连接到选择字线WL_sel的第一选择单元MC_sel_1和连接到虚设字线DWL的第一虚设单元DMC_1。选择字线WL_sel的电压可以是读取电压V_read。虚设字线DWL的电压可以是截止电压。在示例实施例中，第一选择单元MC_sel_1的阈值电压可以高于读取电压V_read。
第二单元串STR_2可以包括连接到选择字线WL_sel的第二选择单元MC_sel_2和连接到虚设字线DWL的第二虚设单元DMC_2。在示例实施例中，第二选择单元MC_sel_2的阈值电压可以低于读取电压V_read。
在示例实施例中，第一单元串STR_1和第二单元串STR_2的第一虚设单元DMC_1和第二虚设单元DMC_2可以在时序图的预充电部分PRC中处于截止状态。因此，无论连接到选择字线WL_sel的第一选择单元MC_sel_1和第二选择单元MC_sel_2中的每个的编程状态如何，都可以防止电流流到公共源极线CSL，因此可以阻止能量耗散。
参照图4B，连接到第一单元串STR_1和第二单元串STR_2的地选择线GSL、虚设字线DWL、字线WL1～WLm和串选择线SSL可以具有不同的电容和电阻值。在图4B的曲线图中，电容和电阻值可以沿箭头方向增大。
在曲线图中，可以对虚设字线DWL和地选择线GSL的电容和电阻值进行对比。具体地，地选择线GSL的电容可以比虚设字线DWL的电容大Δc，地选择线GSL的电阻值可以比虚设字线DWL的电阻值小Δr。在示例实施例中，值Δc可以大于值Δr。
当Δc的值大于Δr的值时，虚设字线DWL的时间常数可以小于地选择线GSL的时间常数。具体地，虚设字线DWL的电容和电阻值的乘积可以小于地选择线GSL的电容和电阻值的乘积。因此，虚设字线DWL的电压切换可以比地线选择线GSL的电压切换更快。
参照图4C，可以对地选择线GSL和虚设字线DWL的电压切换时间进行测量。切换时间可以是时间常数的4倍，换言之，可以是达到目标电压的98％的时间。在曲线图中，x轴可以表示时间T，y轴可以表示电压V。
地选择线GSL和虚设字线DWL可以在时刻ta处同时切换。地选择线GSL和虚设字线DWL可以例如从截止电压切换到导通电压。
虚设字线DWL可以在时刻tb处达到目标电压。地选择线GSL可以在比时刻tb晚的时刻tc处到达目标电压。换言之，虚设字线DWL的切换时间t_DWL可以短于地选择线GSL的切换时间t_GSL。连接到虚设字线DWL的虚设单元DMC可以具有比连接到地选择线GSL的地选择晶体管GST更快的导通和/或截止时间。
根据示例实施例，在每个单元串的预充电周期(时间段)之前或者在预充电周期(时间段)中，可以通过导通或截止虚设单元DMC来控制至公共源极线CSL的连接。结果，可以提供具有改进的操作速度的存储器装置。此外，可以通过导通或截止具有相对小的时间常数的虚设单元DMC来减少电流消耗。
图5是用于说明根据示例实施例的设定虚设单元DMC的阈值电压Vth的过程的示例的曲线图。设定图5的阈值电压的过程可以由图1的存储器装置100执行。
参照图5，该曲线图示出虚设单元DMC相对于阈值电压Vth的分布。在该曲线图中，横轴可以表示阈值电压Vth，纵轴可以表示虚设单元DMC的数量。当虚设单元DMC是以1位编程的1位单级单元(SLC)时，虚设单元DMC可以具有擦除状态E和编程状态PG中的一种。然而，虚设单元DMC不限于此。虚设单元DMC可以实现为以2位编程的多级单元(MLC)或者以3位编程的三级单元(TLC)等。
在示例实施例中，虚设单元DMC可以最初具有由虚线表示的处于编程状态PG的分布。此后，虚设单元DMC的分布会通过外部冲击和/或磨损等在阈值电压Vth逐渐增大的方向上移动(①)。例如，虚设单元控制逻辑122可以在运行时在一定周期内感测虚设单元DMC的阈值电压Vth以确定阈值电压Vth是否已经超过一定值。当虚设单元控制逻辑122确定阈值电压Vth已经超过该一定值时，虚设单元控制逻辑122可以在运行时使虚设单元DMC的阈值电压Vth重置。具体地，虚设单元控制逻辑122可以在运行时将虚设单元DMC控制为处于擦除状态E(②)，然后处于编程状态PG(③)。可以将虚设单元DMC擦除，然后再次编程，使得虚设单元DMC的分布可以移动到初始分布或者在阈值电压Vth降低的方向上移动。
图6是根据另一示例实施例的各种信号的操作的时序图。
除了虚设字线DWL在时序图的预充电部分PRC中从导通电压切换为截止电压之外，图6的时序图可以与图3的时序图类似。具体地，可以在第四时刻t4处将预充电电压V_pre施加到选择位线BL_sel，然后可以将截止电压施加到已经施加了导通电压的虚设字线DWL。
图7是根据另一示例实施例的各种信号的操作的时序图。
除了在时序图的预充电部分PRC的至少一部分中向地选择线GSL施加截止电压之外，图7的时序图可以与图3的时序图类似。在示例实施例中，在第三时刻t3虚设字线DWL被切换到截止电压之后并且在第四时刻t4预充电电压V_pre被施加到选择位线BL_sel之前，可以将截止电压施加到已经施加了导通电压的地选择线GSL。
在示例实施例中，在虚设字线DWL从截止电压切换为导通电压之前或与此同时，地选择线GSL可以在时序图的预充电部分PRC中从截止电压切换为导通电压。地选择线GSL的电压可以由例如图1的选择晶体管控制逻辑124来控制，或者可以使用例如图1的选择晶体管控制逻辑124来控制地选择线GSL的电压。可以在时序图的预充电部分PRC的至少一部分中将截止电压施加到地选择线GSL，从而可以改善电力效率。
图8是示出图1的存储器装置的存储器单元阵列110的另一个示例的框图。参照图1和图8，存储器单元阵列110可以包括多个存储器块BLK1～BLKz。每个存储器块BLK1～BLKz可以具有三维结构(或垂直结构)。具体地，每个存储器块BLK1～BLKz可以包括沿着第一方向至第三方向延伸的结构。例如，每个存储器块BLK1～BLKz可以包括沿着第三方向延伸的多个单元串。单元串可以沿着第一方向和第二方向间隔特定的距离。
存储器块BLK1～BLKz可以由行解码器140选择。例如，行解码器140可以从存储器块BLK1～BLKz中选择与存储器块地址相对应的存储器块。编程操作、读取操作或擦除操作可以由所选择的存储器块执行。
图9是在图8的存储器单元阵列的存储器块BLK1～BLKz中的第一块BLK1的等效电路的示例的电路图。
参照图9，第一块BLK1可以是具有NAND单元的垂直结构的NAND闪存。图8所示的每个存储器块BLK1～BLKz可以如图9所示实现。第一块BLK1可以包括多个NAND串NS11～NS33、多条字线WL1～WL7、多条位线BL1～BL3、多条地选择线GSL1～GSL3、多条串选择线SS1～SSL3、虚设字线DWL和公共源极线CSL。在这方面，可以根据示例实施例以各种方式改变NAND串NS11～NS33的数量、字线WL1～WL7的数量、位线BL1～BL3的数量、地选择线GSL1～GSL3的数量以及串选择线SS1～SSL3的数量。
NAND串NS11、NS21、NS31可以设置在第一位线BL1与公共源极线CSL之间。NAND串NS12、NS22、NS32可以设置在第二位线BL2与公共源极线CSL之间。NAND串NS13、NS23、NS33可以设置在第三位线BL3与公共源极线CSL之间。NAND串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23、NS33中的每个(例如，NS11)可以包括彼此串联连接的串选择晶体管SST、存储器单元MC1～MC7、虚设单元DMC以及地选择晶体管GST。
共同连接到一条位线的NAND串可以构成一列。例如，共同连接到第一位线BL1的NAND串NS11、NS21、NS31可以对应于第一列，共同连接到第二位线BL2的NAND串NS12、NS22、NS32可以对应于第二列，共同连接到第三位线BL3的NAND串NS13、NS23、NS33可以对应于第三列。
共同连接到一条串选择线的NAND串可以构成一行。例如，共同连接到第一串选择线SSL1的NAND串NS11、NS12、NS13可以对应于第一行。共同连接到第二串选择线SSL2的NAND串NS21、NS22、NS23可以对应于第二行。共同连接到第三串选择线SSL3的NAND串NS31、NS32、NS33可以对应于第三行。
串选择晶体管SST可以连接到对应的串选择线SSL1至SSL3。存储器单元MC1～MC7可以分别连接到对应的字线WL1～WL7。虚设单元DMC可以连接到虚设字线DWL。地选择晶体管GST可以连接到对应的地选择线GSL1～GSL3。串选择晶体管SST可以连接到对应的位线BL1～BL3。地选择晶体管GST可以连接到公共源极线CSL。
在本示例实施例中，相同高度的字线(例如，WL1)可以共同连接。串选择线SSL1～SSL3可以彼此分离。地选择线GSL1～GSL3可以彼此分离。例如，当连接到第一字线WL1并且包括在对应于第一行的NAND串NS11、NS12、NS13中的存储器单元被编程时，可以选择第一字线WL1和第一串选择线SSL1。然而，字线、串选择线和地选择线不限于此。在另一示例实施例中，地选择线GSL1～GSL3可以是共同连接的。
图10是在图8的存储器单元阵列的存储器块中的第一块BLK1的示例的透视图。
参照图10，第一块BLK1可以相对于基底SUB形成在垂直方向上。在图10中，第一块BLK1包括一条地选择线GSL、一条虚设字线DWL、七条字线WL1～WL7、一条串选择线SSL和三条位线BL1～BL3。然而，可以根据示例实施例以各种方式来改变地选择线GSL的数量、虚设字线DWL的数量、字线WL的数量、串选择线SSL的数量和位线BL的数量。
基底SUB可以具有第一导电类型(例如，p型)。在第一方向上延伸并掺杂有第二导电类型(例如，n型)杂质的公共源极线CSL可以设置在基底SUB上。在基底SUB的相邻的两条公共源极线CSL之间的区域上，在第一方向上延伸的多个绝缘层IL可以在第三方向上依次设置并可以沿第三方向间隔特定的距离。例如，多个绝缘层IL可以包括诸如氧化硅的绝缘材料。
在基底SUB的相邻的两条公共源极线CSL之间的区域上，可以设置在第二方向依次布置并在第三方向穿透绝缘层IL的多个柱P。例如，柱P可以穿透绝缘层IL并且可以与基底SUB接触。具体地，每个柱P的表层S可以包括第一类型的硅材料并且可以用作沟道区。每个柱P的内层I可以包括诸如氧化硅的绝缘材料或气隙。
在相邻的两条公共源极线CSL之间的基底SUB的区域中，可以沿着绝缘层IL、柱P和基底SUB的被暴露的表面设置电荷存储层CS。电荷存储层CS可以包括栅极绝缘层(或者称作“隧穿绝缘层”)、电荷陷阱层以及阻挡绝缘层。例如，电荷存储层CS可以具有氧化物–氮化物-氧化物(ONO)的结构。此外，在基底SUB的相邻的两条公共源极线CSL之间的区域中，在电荷存储层CS的被暴露的表面上，可以设置诸如选择线GSL和SSL以及字线WL1至WL9的栅电极GE。
漏极或漏极接触点DR可以设置在柱P上。例如，漏极或漏极接触点DR可以包括掺杂有第二导电类型杂质的硅材料。在漏极DR上，可以设置沿第二方向延伸并在第一方向上间隔特定距离的位线BL1至BL3。
图11是根据示例实施例的存储器系统10a的框图。
参照图11，存储器系统10a可以包括存储器装置100a和包括虚设单元管理逻辑222的存储器控制器200。存储器装置100a可以包括存储器单元阵列110a和控制逻辑120a。例如，存储器装置100a可以被实现为与图1的存储器装置100基本相似。
存储器控制器200可以控制存储器装置100a以响应于主机HOST的读取请求而读取存储在存储器装置100a中的数据，或者响应于主机HOST的写入请求将数据写到存储器装置100a上。具体地，存储器控制器200可以将地址ADDR、命令CMD和控制信号CTRL提供给存储器装置100a，从而控制对存储器装置100a的编程操作、读取操作和擦除操作。此外，可以在存储器控制器200与存储器装置100a之间发送和接收用于编程操作的数据DATA和读取数据DATA。
尽管未示出，但是存储器控制器200可以包括RAM、处理单元、主机接口和存储器接口。RAM可以用作处理单元的工作存储器。处理单元可以控制存储器控制器200的操作。主机接口可以包括在主机HOST与存储器控制器200之间执行数据交换的协议。例如，存储器控制器200可以被配置为通过下列各种接口协议，诸如USB、MMC、PCI-E、ATA(高级技术附件)、串行ATA、并行ATA、SCSI、ESDI、IDE(集成驱动电子)等，中的至少一种接口协议来与主机HOST通信。
虚设单元管理逻辑222可以管理包括在存储器单元阵列110a中的虚设单元的阈值电压电平。在示例实施例中，虚设单元管理逻辑222可以在空闲时间感测虚设单元的阈值电压，以确定阈值电压是否已经超过一定值。在这种情况下，存储器控制器200可以通过命令CMD、地址ADDR、数据DATA或控制信号CTRL向存储器装置100a发送用于感测虚设单元的阈值电压的控制信号。
在示例实施例中，当虚设单元管理逻辑222确定包括在存储器单元阵列110a中的至少一个虚设单元的阈值电压已经超过一定值时，虚设单元管理逻辑222可以对虚设单元的阈值电压进行重置。在示例实施例中，虚设单元管理逻辑222可以通过命令CMD、地址ADDR、数据DATA或控制信号CTRL向存储器装置100a发送将要控制虚设单元以使该虚设单元被擦除然后被再次编程的信号。
图12是根据示例实施例的存储器装置的操作的流程图。图12的流程图可以是例如图1的存储器装置100的操作的流程图。
参照图12，可以导通选择晶体管和虚设单元DMC(操作S100)。选择晶体管可以包括例如串选择晶体管SST和地选择晶体管GST。
在选择晶体管和虚设单元DMC导通之后，可以将读取电压V_read和通过电压V_pass分别施加到选择字线WL_sel和非选择字线WL_unsel(操作S200)。在示例实施例中，通过电压V_pass可以高于或等于读取电压V_read。
在将读取电压V_read和通过电压V_pass分别施加到选择字线WL_sel和非选择字线WL_unsel之后，可以依次执行虚设单元DMC截止操作、位线预充电操作和虚设单元DMC导通操作(操作S300)。可以在对位线BL执行预充电操作之前使虚设单元DMC截止(操作S310)。可以在虚设单元控制逻辑122的控制下或者使用虚设单元控制逻辑122来向虚设单元DMC施加截止电压。
在虚设单元DMC截止之后，可以对位线BL执行预充电操作(操作S320)。例如，可以对位线BL中的选择位线BL_sel执行预充电操作。可以经由例如页缓冲器150，通过将预充电电压V_pre施加到选择位线BL_sel来执行预充电操作。在示例实施例中，虚设单元DMC可以在预充电周期(时间段)的至少一部分中保持截止状态。在示例实施例中，地选择晶体管GST可以在预充电周期(时间段)中保持导通状态。
在对位线BL执行预充电操作之后，虚设单元DMC可以被导通(操作S330)。例如，可以在虚设单元控制逻辑122的控制下或者使用虚设单元控制逻辑122将导通电压施加到虚设单元DMC。在示例实施例中，虚设单元DMC的切换速度可以比地选择晶体管GST的切换速度快。在虚设单元DMC导通之后，可以对执行预充电操作的位线BL所连接的单元串执行读取操作。
图13是根据另一示例实施例的存储器装置的操作的流程图。图13的操作S300'可以是例如依次执行图12的虚设单元DMC截止操作、位线预充电操作和虚设单元DMC导通操作的操作S300的另一示例实施例。
参照图13，在对位线BL执行预充电操作之前，可以使虚设单元DMC截止(操作S310')，然后可以使地选择晶体管GST截止(操作S315')。例如可以在选择晶体管控制逻辑124的控制下或者使用选择晶体管控制逻辑124将截止电压施加到地选择晶体管GST。
在使地选择晶体管GST截止(操作S315')并且对位线BL执行预充电操作(操作S320')之后，可以使地选择晶体管GST导通(操作S325')。在示例实施例中，由于在地选择晶体管GST导通时虚设单元DMC仍然处于截止状态，所以与公共源极线CSL和执行预充电操作的位线BL相连接的单元串可以处于隔离状态。在使地选择晶体管GST导通之后，可以使虚设单元DMC导通(操作S330')。在虚设单元DMC导通之后，可以对执行了预充电操作的位线BL所连接的单元串执行读取操作。
图14是根据示例实施例的用作通用闪速存储(UFS)系统1000的存储器装置的示例的框图。
参照图14，UFS系统1000可以包括UFS主机1100、UFS装置1200和1300、嵌入式UFS装置1400和可拆卸UFS卡1500。UFS主机1100可以是移动装置的应用处理器。UFS主机1100、UFS设备1200和1300、嵌入式UFS装置1400和可拆卸UFS卡1500可以经由各UFS协议与外部装置通信。UFS装置1200和1300、嵌入式UFS装置1400和可拆卸UFS卡1500中的至少一个可以包括图1至图11的存储器装置100。
可以使用各种类型的封装来安装根据本公开的存储器卡、非易失性存储器装置和卡控制器。例如，非易失性存储器装置和/或卡控制器可以通过使用诸如PoP(层叠封装)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、Waffle包中裸片、晶片形式中裸片、板上芯片(COB)，陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型方形扁平封装(TQFP)，小外形芯片(SOIC)、收缩小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理堆叠封装(WSP)等的封装来安装。
尽管已经参照发明构思的实施例具体地示出和描述了在这里描述的发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在实施例中做出形式和细节上的各种改变。

Claims (18)

1.一种非易失性存储器装置，所述非易失性存储器装置包括：
单元串，包括至少一个存储器单元、地选择晶体管以及在所述至少一个存储器单元与地选择晶体管之间并连接到位线的至少一个虚设单元；
控制器，运行虚设单元控制逻辑和选择晶体管控制逻辑，虚设单元控制逻辑被配置为在预充电周期的至少一部分中将所述至少一个虚设单元的栅极电压控制为低于所述至少一个虚设单元的阈值电压，并且响应于预充电周期结束而将所述至少一个虚设单元的栅极电压控制为高于所述至少一个虚设单元的阈值电压，
选择晶体管控制逻辑被配置为响应于预充电周期结束而使地选择晶体管的栅极电压保持为高于地选择晶体管的阈值电压。
2.根据权利要求1所述的非易失性存储器装置，所述非易失性存储器装置还包括：
页缓冲器，连接到位线，
其中，页缓冲器在预充电周期中向位线施加预充电电压。
3.根据权利要求1所述的非易失性存储器装置，
其中，虚设单元控制逻辑在预充电周期开始之前将所述至少一个虚设单元的栅极电压控制为低于所述至少一个虚设单元的阈值电压。
4.根据权利要求1所述的非易失性存储器装置，
其中，虚设单元控制逻辑在预充电周期结束之后将所述至少一个虚设单元的栅极电压保持为高于所述至少一个虚设单元的阈值电压。
5.根据权利要求1所述的非易失性存储器装置，
其中，选择晶体管控制逻辑被配置为在运行时将地选择晶体管的栅极电压控制为在预充电周期中高于地选择晶体管的阈值电压。
6.根据权利要求1所述的非易失性存储器装置，
其中，选择晶体管控制逻辑被配置为在运行时将地选择晶体管的栅极电压控制为在预充电周期的至少一部分中低于地选择晶体管的阈值电压。
7.根据权利要求6所述的非易失性存储器装置，
其中，选择晶体管控制逻辑在预充电周期结束之前将地选择晶体管的栅极电压控制为高于地选择晶体管的阈值电压。
8.根据权利要求1所述的非易失性存储器装置，
其中，虚设单元控制逻辑控制所述至少一个虚设单元的栅极电压以设定所述至少一个虚设单元的阈值电压。
9.根据权利要求1所述的非易失性存储器装置，所述非易失性存储器装置还包括：
基底，
其中，所述至少一个存储器单元、所述至少一个虚设单元和地选择晶体管分别连接到垂直堆叠在基底上的至少一条字线、至少一条虚设字线和至少一条地选择线。
10.根据权利要求1所述的非易失性存储器装置，
其中，单元串是NAND单元串。
11.一种非易失性存储器装置，所述非易失性存储器装置包括：
存储器单元阵列，包括多个单元串，每个单元串包括至少一个虚设单元和至少一个地选择晶体管；
页缓冲器，通过多条位线连接到存储器单元阵列并对所述多条位线中的至少一条位线进行预充电；
控制器，运行虚设单元控制逻辑和选择晶体管控制逻辑，虚设单元控制逻辑被配置为控制所述至少一个虚设单元的栅极电压，并被配置为在页缓冲器对所述多条位线中的所述至少一条位线进行预充电的预充电周期的至少一部分中，将所述至少一个虚设单元的截止电压控制为施加到所述至少一个虚设单元的栅极，并且响应于预充电周期结束将所述至少一个虚设单元的导通电压控制为施加到所述至少一个虚设单元的栅极，
选择晶体管控制逻辑被配置为在运行时控制所述至少一个地选择晶体管的栅极电压，并被配置为响应于预充电周期结束将所述至少一个地选择晶体管的栅极电压保持为导通电压。
12.根据权利要求11所述的非易失性存储器装置，
其中，所述多个单元串中的每个还包括至少一个存储器单元，
其中，所述至少一个虚设单元设置在所述至少一个存储器单元与所述至少一个地选择晶体管之间。
13.根据权利要求12所述的非易失性存储器装置，
其中，在所述预充电周期中，选择晶体管控制逻辑将所述至少一个地选择晶体管的所述导通电压控制为施加到所述至少一个地选择晶体管的栅极。
14.一种控制非易失性存储器装置的方法，所述方法包括：
设定非易失性存储器装置的单元串中的至少一个虚设单元的阈值电压；
由非易失性存储器装置中的控制器通过运行虚设单元控制逻辑将所述至少一个虚设单元的栅极电压在预充电周期的至少一部分中控制为低于所述至少一个虚设单元的阈值电压，并且响应于预充电周期结束控制为高于所述至少一个虚设单元的阈值电压；以及
由控制器通过运行选择晶体管控制逻辑使地选择晶体管的栅极电压响应于预充电周期结束保持为高于地选择晶体管的阈值电压，
其中，所述至少一个虚设单元位于所述单元串中的至少一个存储器单元与所述地选择晶体管之间，
其中，所述至少一个虚设单元连接到位线。
15.根据权利要求14所述的控制非易失性存储器装置的方法，所述方法还包括：
在预充电周期中，由连接到位线的页缓冲器将预充电电压施加到位线以将单元串与公共源极线隔离。
16.根据权利要求14所述的控制非易失性存储器装置的方法，
其中，虚设单元控制逻辑在预充电周期开始之前，将所述至少一个虚设单元的栅极电压控制为低于所述至少一个虚设单元的阈值电压；
其中，虚设单元控制逻辑在预充电周期结束之后，将所述至少一个虚设单元的栅极电压保持为高于所述至少一个虚设单元的阈值电压，使得能够执行读取操作。
17.根据权利要求14所述的控制非易失性存储器装置的方法，
其中，虚设单元控制逻辑控制所述至少一个虚设单元的栅极电压以设定所述至少一个虚设单元的阈值电压。
18.根据权利要求14所述的控制非易失性存储器装置的方法，
其中，单元串是NAND单元串，
其中，非易失性存储器装置包括存储器单元阵列，所述存储器单元阵列包括单元串和页缓冲器，所述页缓冲器通过多条位线连接到存储器单元阵列并对所述多条位线中的至少一条位线进行预充电。
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