CN1489154A - 基于伪单元方法的半导体存储器件 - Google Patents

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Abstract

一种半导体存储器件，其包括多个位线对，其中每个位线对包括第一位线和第二位线，多个存储单元，其耦合到所述第一位线，并且在电容器中存储电荷，伪单元，其耦合到第二位线，并且以预定电势被充电，读出放大器，其放大所述第一位线和所述第二位线之间的电势差，以及控制电路，其以所述预定电势为所述伪单元只充电固定的时间段。

Description

基于伪单元方法的半导体存储器件
技术领域
本发明一般地涉及半导体存储器件，更具体地涉及基于伪单元方法操作的半导体存储器件。
背景技术
在DRAM(动态随机存取存储器)中，一对位线被预充电到电源电势和地电势之间的中间电势，随后将数据读到一个位线，接着通过使用读出放大器放大该成对位线之间的电势差以读出数据。随着近几年电源电势的下降，产生电源电势和地电势之间的稳定的中间电势愈加变得困难。于是一些利用电源电势或者地电势作为预充电电势的技术已经发展起来。在这些技术中读数据的方法包括伪单元方法。
图1是示出了根据伪单元方法操作的存储单元的外围电路的电路图。
在图1的结构中，一对位线BL和/BL连接到读出放大器11。读出放大器11的放大功能放大并保持出现在位线BL和/BL之间的电势差。每个位线BL和/BL被耦合到存储单元，每个存储单元包括由字线电势驱动的晶体管12和用来以电荷形式存储数据的存储单元电容器13。字线w100到w1(n)对应于各个字地址。每个位线BL和/BL连接到一个伪单元。伪单元包括由伪字线驱动的晶体管14、用来以电荷形式存储数据的伪单元电容器15和用于预充电伪单元电容器15的晶体管16。当晶体管16被伪单元预充电线dcp变得导通时，电势vdc被施加给伪单元电容器15。
图2是用于解释根据伪单元方法的数据读操作的时序图。
例如，位线b1(总体表示位线BL和/BL)被预充电到电源电势。在时刻t1，伪单元预充电线dcp被设置为HIGH(高)以将伪单元电容器15从电势vdc断开，从而结束伪单元的数据存储节点的预充电。在时刻t2，伪字线dw1被激活(变为LOW(低))以根据伪单元电容器15的电势改变一个位线的电势。在时刻t3，字线w1被激活(变为LOW)以根据存储单元电容器13的电势改变另一个位线的电势。时刻t2和时刻t3在顺序上可以颠倒过来，也可以是同时的。读出放大器11放大位线之间的微小电势差从而发送数据。
位线被预充电到电源电势，使得当HIGH数据被读时，其上出现数据的位线不呈现电势变化。为了即使在这种情况下也能获得正确的数据读，通过使用伪单元使另一个位线的电势下降，然后由此产生的电势差被放大以读出数据。由伪单元引起的位线电势的下降需要如此设置以使从电源电势的下降足够用于读出HIGH数据，并且与由LOW数据引起的另一个位线上的电势下降相比，这个下降足够小以用于读出LOW数据。伪单元的容量被设置得小于存储单元的容量。通过这个措施，即使当具有相同电势的数据被存储在伪单元和存储单元中时，也产生电势差。
随着时间流逝，DRAM会遭受存储在存储单元电容器中的数据的逐渐损失。因此，为了保持所存储的数据需要执行持续的重写操作(刷新操作)。伪单元在时刻t4由于伪字线dw1的去激活而从位线断开。接着在时刻t5，伪单元预充电线dcp被激活(变到LOW)，从而写入设置电势vdc。这被称为伪单元预充电。
按照惯例，当没有对单元块的存取时，晶体管16保持导通，从而持续地向伪单元的数据存储节点写入设置电势。这是因为人们相信，因为小伪单元电容器遭受存储电荷的高速损失，所以在没有存取的期间持续施加设置电势是优选的。
存取位线的间隔越短，伪单元的预充电时间就变得越短。这使得向伪单元设置足够的设置电势变得困难。另一方面，如果存取间隔足够长，那么足够的预充电时间保证伪单元的数据存储节点被设置到期望的设置电势。以这种方式，伪单元的实际电势根据存取位线的间隔而变化。结果，用于数据读操作的参考电势根据存取间隔而波动，从而引起数据读取容限(data-read margin)减少的问题。
因此，需要基于伪单元方法操作的半导体存储器件，其中不管存取间隔如何，都可以获得稳定的读操作。
发明内容
本发明的一般目的是提供一种基本上消除了由相关技术的限制和缺点引起的一个或更多问题的半导体存储器件。
本发明的特征和优点将在下面的描述中给出，并且从描述和附图中它们将部分地变得明显，或者可以根据描述中提供的讲授内容了解本发明的实施。本发明的目的以及其它特征和优点可以通过详细说明中用全面、清楚、简洁和准确的术语具体指出的半导体存储器件来实现和获得，使得本领域的普通技术人员可以实施本发明。
为了获得根据本发明目的的这些和其它的优点，本发明提供了一种半导体存储器件，其包括多个位线对，其中每个位线对包括第一位线和第二位线，多个存储单元，其耦合到所述第一位线，并且在电容器中存储电荷，伪单元，其耦合到第二位线，并且以预定电势被充电，读出放大器，其放大所述第一位线和所述第二位线之间的电势差，以及控制电路，其以预定电势为所述伪单元只充电固定的时间段。
上述半导体存储器件在预定时间段之后结束对所述伪单元的预充电，使得伪单元的预充电的时间长度保持恒定而与存取间隔的长度无关。这样获得了与存取间隔无关的稳定的读操作。
本发明的其它目的和特征将在下面连同附图的详细描述中变得明显。
附图说明
图1是示出了根据伪单元方法操作的存储单元的外围电路的电路图；
图2是用于解释根据伪单元方法的数据读操作的时序图；
图3是用于解释根据本发明的伪单元预充电的基本操作的时序图；
图4是示出了根据本发明的半导体存储器件的第一实施例的框图；
图5是示出了伪单元刷新计时器的一般结构的电路图；
图6是示出了根据存取状态阻塞信号EN的电路的例子的电路图；
图7是示出了根据本发明的半导体存储器件的第二实施例的框图；
图8是示出了刷新计时器的例子的电路图；
图9是示出了根据本发明的半导体存储器件的第三实施例的框图；
图10是示出了地址计数器的例子的电路图；
图11是示出了地址计数器的另一个例子的电路图；
图12是示出了存储单元阵列的块配置的示意图；
图13是产生用于控制字线、伪字线、伪单元预充电线和读出放大器的信号的电路的电路图；以及
图14是用于解释图13的电路的操作的时序图。
具体实施方式
下面将参照附图描述本发明的实施例。
图3是用于解释根据本发明的伪单元预充电的基本操作的时序图。
在如图2所示的相关技术的读操作的时序图中，伪单元预充电线dcp保持在激活的状态以预充电伪单元直到时刻t1，其中时刻t1紧临时刻t2之前到来，在时刻t2伪字线dw1被激活以开始存取操作。此外，伪单元预充电线dcp在时刻t5被激活以开始预充电伪单元，其中时刻t5紧临时刻t4之后到来，在时刻t4伪字线dw1被去激活。此后，伪单元的预充电持续直到下一次存取被执行。
另一方面，在如图3所示的本发明的伪预充电操作中，在时刻t7，由于伪单元预充电线dcp的去激活，伪单元的预充电结束，其中时刻t7标志着对伪单元的预充电开始之后预定时间段的结束。通过这种方式，本发明在预定时间段之后结束伪单元的预充电，使得伪单元的预充电时间长度保持恒定而与存取间隔的长度无关。图3所示的操作时序同样适用于存储单元预充电操作的情况和读操作的情况。
在本发明中，伪单元的预充电可以与存储单元的预充电同时执行，或者可以与存储单元的预充电分开执行。
图4是示出了根据本发明的半导体存储器件的第一实施例的框图。
图4的半导体存储器件20包括命令锁存电路21、时序控制电路22、存储器核心控制电路23、地址锁存电路24、地址控制电路25、地址选择电路26、X解码器27、Y解码器28、存储单元阵列29、I/O控制电路30、存储单元刷新计时器31、伪单元刷新计时器32、存储单元地址计数器33和伪单元地址计数器34。
命令锁存电路21从本器件外部接收命令，并且锁存它们。命令锁存电路21解码被锁存的命令，并根据解码结果控制时序控制电路22和地址控制电路25。时序控制电路22在命令锁存电路21的控制下产生各种时序信号，并且将产生的时序信号提供给存储器核心控制电路23。存储器核心控制电路23根据接收到的时序信号控制X解码器27、Y解码器28、存储单元阵列29、I/O控制电路30等。
地址锁存电路24从本器件的外部接收地址，并且锁存接收到的地址以供应给地址选择电路26。地址控制电路25在命令锁存电路21的控制下控制地址选择电路26。地址选择电路26从地址锁存电路24选择一个外部地址，从存储单元地址计数器33选择存储单元刷新地址，并且从伪单元地址计数器34选择伪单元刷新地址。所选择的地址被提供给X解码器27和Y解码器28。
X解码器27解码地址选择电路26提供的X地址(行地址)，并且选择性地激活特定的字线。Y解码器28解码地址选择电路26提供的Y地址(列地址)，并且选择性地激活特定的列选择线。这样获得了对位于特定字和列的存储单元阵列29的存储单元的存取。
I/O控制电路30在数据被从存储单元阵列29中读取时将其提供给器件的外部。I/O控制电路30还在数据被从器件外部提供时将其提供给存储单元阵列29。
存储单元刷新计时器31决定存储单元的刷新时序。存储单元刷新计时器31测量预定时间段从而以预定间隔指示存储单元的刷新。存储单元地址计数器33响应来自存储单元刷新计时器31的刷新指令产生刷新地址，接着该刷新地址被提供给地址选择电路26。
伪单元刷新计时器32决定伪单元的刷新时序。伪单元刷新计时器32测量预定时间段从而以预定间隔指示伪单元的刷新。伪单元地址计数器34响应来自伪单元刷新计时器32的刷新指令产生刷新地址，接着其被提供给地址选择电路26。
伪单元刷新计时器32是基于伪单元特征和存储电荷数量(被写电势)测量稳定操作所需的重写间隔的计时器电路。图5是示出了伪单元刷新计时器32的一般结构的电路图。
图5中的伪单元刷新计时器32包括多个反相器41和多个计数器电路42。反相器41是串联的，并且其头端和尾端连接在一起，从而构成了环形振荡器。这个环形振荡器以预定频率振荡，并且计数器电路42对振荡信号分频。一个计数器电路42得到1/2分频。调整计数器电路42的数目可以控制伪单元刷新计时器的周期。或者，环形振荡器的振荡频率可以通过调整反相器41的数目来控制。
因为存储单元和伪单元具有不同的容量和特性，所以保持存储单元中的数据所需的刷新间隔可能不同于保持伪单元中的设置电势所需的刷新间隔。因此，存储单元刷新计时器31和存储单元地址计数器33优选地可以产生不同的刷新间隔。
伪单元刷新计时器32输出信号EN，其被提供给命令锁存电路21和伪单元地址计数器34。接收到信号EN后，命令锁存电路21通过地址控制电路25控制地址选择电路26。作为响应，地址选择电路26从伪单元地址计数器34中选择伪单元刷新地址。伪单元地址计数器34连续地增加伪单元刷新地址，导致对伪单元的刷新在特定的地址上连续地执行。
当半导体存储器件被存取时，命令锁存电路21需要在从伪单元刷新计时器32接收到信号EN的接收节点处阻塞信号EN。图6是示出了根据存取状态阻塞信号EN的电路的例子的电路图。
图6的电路包括反相器51和52以及与非门53到57。与非门53和54共同构成第一锁存器，并且与非门56和57共同构成第二锁存器。与非门55是控制是否阻塞信号EN的电路部分。与非门55在一个输入端接收来自第一锁存器的信号EN，并且在另一个输入端接收表示存储器件的存取状态的信号AC。信号AC在存取操作的时刻为LOW。
第一锁存器暂时存储请求信号EN。
当信号EN被施加时，如果存储器正在被存取，那么伪单元的预充电的开始将被延迟到存取操作结束。因为信号AC在存取状态中为LOW，所以信号EN不通过与非门55。在这种情况下，信号EN的状态被第一锁存器保持。
当对存储器的存取结束时，输入到与非门55的信号AC变为HIGH，使得信号EN通过与非门被第二锁存器锁存。信号EN通过反相器52被进一步输出。命令锁存电路21就这样接收到对伪单元的预充电指令。这里，信号PRE用来在存取操作结束时通过暂时变化为LOW来复位第二锁存器。
图7是示出了根据本发明的半导体存储器件的第二实施例的框图。在图7中，与图4中相同的元件用相同的数字表示，并且将省略对它们的描述。
图7中的半导体存储器件20A包括刷新计时器35，其通过结合了图4所示的第一实施例的半导体存储器件20的存储单元刷新计时器31和伪单元刷新计时器32的功能而替代了它们。图8是示出了刷新计时器35的例子的电路图。
图8的刷新计时器35包括多个反相器51、伪单元计数器部件53和存储单元计数器部件54。伪单元计数器部件53和存储单元计数器部件54每一个都包括多个计数器电路52。反相器51是串联的，并且其头端和尾端连接在一起，从而构成了环形振荡器。这个环形振荡器以预定频率振荡，并且伪单元计数器部件53和存储单元计数器部件54对振荡信号分频。一个计数器电路52获得1/2分频。调整计数器电路52的数量可以控制存储单元刷新周期和伪单元刷新周期。具体地说，可能需要将用于伪单元的刷新指令信号EN的间隔设置得比用于存储单元的刷新指令的间隔短。所以，伪单元计数器部件53中的计数器电路52的数量可以设置为n-i，而存储单元计数器部件54中的计数器电路52的数量设置为n。
上述的第二实施例将两个计时器电路合并为一个，从而减小了芯片尺寸和生产成本。
图9是示出了根据本发明的半导体存储器件的第三实施例的框图。在图9中，与图4中相同的元件用相同的数字表示，并且将省略对它们的描述。
图9中的半导体存储器件20B包括刷新计时器36，其通过结合了图4所示的第一实施例的半导体存储器件20的存储单元刷新计时器31和伪单元刷新计时器32的功能而替代了它们。此外，存储单元地址计数器33和伪单元地址计数器34合并成地址计数器37。
在第三实施例中，用于测量刷新间隔的计时器电路和地址计数器电路被伪单元系统和存储单元系统共享。通过这个设置，存储单元的刷新在地址计数器37所指定的地址执行，并且同时，相应的伪单元的刷新被执行。即，当存储单元被刷新时，伪单元也在图3的操作时序中示出的相同的操作周期中被刷新。
图10是示出了地址计数器37的例子的电路图。
图10的地址计数器37包括多个级联连接的计数器电路61，其头部的计数器电路61接收来自刷新计时器36的指令信号EN。并行获得的计数器电路61的输出作为刷新地址被提供。每次指令信号EN被输入，刷新地址逐个累加。在这个配置中，低阶(1+1)位表示字线选择地址，高阶(j-1)位表示块选择地址。即，当通过逐个刷新字线而完成给定块中的所有字地址的刷新操作时，移向下一个块。在下一个块中，字线将这样被逐个刷新。
图11是示出了地址计数器37的另一个例子的电路图。
图11的地址计数器37包括如图10的结构中一样级联连接的计数器电路61，其中计数器电路61的输出被作为刷新地址并行获得。但是，在这个配置中，低阶(j-1)位表示字线选择地址，高阶(1+1)位表示块选择地址。这样，在这个配置中，当给定字线在给定块中被刷新时，移向下一个块，随后在下一个块中相同的字线被刷新。这样重复直到该相同的字线在所有的块中都被刷新。接着，返回到第一块，并且从第一块到最后一块刷新下一个字线，如此重复。
这里，术语“块”是指对应于每个读出放大器(每个读出放大器块)的区域。
图12是示出了存储单元阵列的块配置的示意图。
在图12的例子中，半导体存储器件包括n个块，即块-1到块-n。每个块包括读出放大器(读出放大器块)71、伪单元72、存储单元73、字解码器(X解码器)74、字线WL1到WL(i)和位线BL。为了简化图解，位线BL、伪单元72和存储单元73显示为好像每个只提供了一个。但是，实际上，提供有多个位线，并且一个伪单元72和多个存储单元73连接到每个位线上。如图12所示，一个块对应一个读出放大器71。从读出放大器71延伸出的每个位线连接到相应的伪单元72。因此，每次给定的字地址被刷新时，相应的伪单元72被刷新一次。
当在图10的情况下字线选择地址首先累加时，被选块的i个字线为了刷新操作而被依次激活，随后移向下一个块。即，在下一个伪单元(即下一个块中的伪单元)的刷新操作被执行之前，刷新操作在同一个伪单元上重复i次。换句话说，在存储单元被刷新i次之后，一组新的伪单元被刷新。
当在图11的情况下块选择地址首先累加时，第一块中的被选地址的字线为了刷新操作被激活，接着，第二块中的相同的被选地址的字线被激活。在所有块中的该被选地址的字线被激活后，随着下一个被选地址的字线的激活返回到第一块。因此，每次存储单元被刷新，新的伪单元被刷新。
从上面的描述可以理解，在图11的情况下首先累加块选择地址的配置是优选的，原因在于其为每个伪单元获得了更短的刷新间隔。在这样的配置中，刷新存储单元n次所需的时间段大致上等于每个伪单元的刷新间隔，其中n为块的数目。当在图10的情况下字线选择地址首先累加时，刷新存储单元i(n-1)次所需的时间段大致上等于每个伪单元的刷新间隔，其中n为块的数目，i为每个块中字线的数目。
图13是产生用于控制字线、伪字线、伪单元预充电线和读出放大器的信号的电路的电路图。例如，图13的电路设置在图9所示的存储器核心控制电路23中。
图13的电路包括脉冲产生电路81、延迟电路82到84、脉冲产生电路85、延迟电路86到88以及触发器89到93。图14是用于解释图13的电路的操作的时序图。
例如，图14所示的信号φ0由图9的时序控制电路22产生。脉冲产生电路81响应信号φ0的正跃变(transition)，产生脉冲信号φ1。脉冲信号φ1被延迟电路82到84依次延迟，从而产生脉冲信号φ2到φ4。脉冲产生电路85响应信号φ0的负跃变，产生脉冲信号φ5。脉冲信号φ5被延迟电路86到88依次延迟，从而产生脉冲信号φ6到φ8。
触发器89到93被脉冲信号φ1到φ8中相应的信号所设置，并且被脉冲信号φ1到φ8中其它的信号所复位。结果，触发器89到93分别产生位线预充电控制时序信号t_bus(在HIGH期间中没有预充电)、字线控制时序信号t_wl(在HIGH期间中字线的激活)、伪字线控制时序信号t_dwl(在HIGH期间中伪字线的激活)、伪单元预充电控制时序信号t_dcp(在HIGH期间中预充电)以及读出放大器控制时序信号t_le(在HIGH期间中读出放大器的激活)。基于这些信号，存储单元的预充电(或读操作)和伪单元的预充电以图3的操作时序中所示的类似的方式执行。通过这些设置，本发明控制伪单元的预充电以在预定时间段后结束预充电，从而获得了与存取间隔的长短无关的伪单元的预充电的恒定的时间长度。这获得了稳定的读操作。
此外，本发明不限于这些实施例，而是可以在不偏离本发明的范围的情况下进行各种变化和修改。

Claims (9)

1.一种半导体存储器件，包括：
多个位线对，其中每个位线对包括第一位线和第二位线；
多个存储单元，其耦合到所述第一位线，并且在电容器中存储电荷；
伪单元，其耦合到第二位线，并且以预定电势被充电；
读出放大器，其放大所述第一位线和所述第二位线之间的电势差；以及
控制电路，其以所述预定电势为所述伪单元只充电固定的时间段。
2.如权利要求1所述的半导体存储器件，其中所述固定的时间段是恒定的，与存取所述位线对的间隔无关。
3.如权利要求2所述的半导体存储器件，还包括：
第一计时器电路，其以第一预定间隔产生指令信号以指示以所述预定电势为所述伪单元充电；以及
第一地址产生电路，其响应来自所述第一计时器电路的所述指令信号产生地址，
其中，所述控制电路响应所述指令信号以所述预定电势为对应于所述地址的所述伪单元充电。
4.如权利要求3所述的半导体存储器件，其中，当所述第一计时器电路产生所述指令信号并且所述位线对不是正在被存取时，所述控制电路响应所述指令信号，立即以所述预定电势为对应于所述地址的所述伪单元充电，并且其中，当所述第一计时器电路产生所述指令信号并且所述位线对正在被存取时，所述控制电路在存取结束之后以所述预定电势为对应于所述地址的所述伪单元充电。
5.如权利要求3所述的半导体存储器件，还包括：
第二计时器电路，其以第二预定间隔产生指令信号以指示刷新所述存储单元；以及
第二地址产生电路，其响应来自所述第二计时器电路的所述指令信号产生将要被刷新的存储单元的地址。
6.如权利要求3所述的半导体存储器件，其中，所述第一计时器电路以第二预定间隔产生刷新指令信号以指示刷新所述存储单元，所述半导体存储器件还包括地址产生电路，其响应来自所述第一计时器电路的所述刷新指令信号产生将要被刷新的存储单元的地址。
7.如权利要求3所述的半导体存储器件，其中，所述控制电路响应所述第一计时器电路产生的所述指令信号，除了以所述预定电势为对应于所述地址的所述伪单元充电外，还刷新位于所述地址的所述存储单元。
8.如权利要求7所述的半导体存储器件，其中，所述位线对被分成多个块，并且所述第一地址产生电路首先为一个给定块中的所有字地址产生连续的地址，然后为下一个块中的所有字地址产生连续的地址。
9.如权利要求7所述的半导体存储器件，其中，所述位线对被分成多个块，并且所述第一地址产生电路首先为所有块中的给定字地址产生连续的地址，然后为下一个字地址产生连续的地址。
CNB031562116A 2002-09-13 2003-09-04 基于伪单元方法的半导体存储器件 Expired - Fee Related CN100369155C (zh)

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