JPH07192456A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH07192456A JPH07192456A JP5336155A JP33615593A JPH07192456A JP H07192456 A JPH07192456 A JP H07192456A JP 5336155 A JP5336155 A JP 5336155A JP 33615593 A JP33615593 A JP 33615593A JP H07192456 A JPH07192456 A JP H07192456A
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Abstract
(57)【要約】
【目的】 メモリセルのリーク特性に合致したリフレッ
シュ特性の優れた半導体メモリ装置を提供する。 【構成】 メモリセルキャパシタＣM1に「Ｈ」データ
が、同ＣM3に「Ｌ」が蓄積されている。ワード線ＷＬ
１，ＷＬ２は論理レベル「Ｌ」、ダミーワード線ＤＷＬ
１，ＤＷＬ２も「Ｌ」である。ダミーセルＣD1〜ＣD4に
は「Ｌ」が書き込まれており、ビット線ＢＬ１，／ＢＬ
１，ＢＬ２，／ＢＬ２はＶＣＣ／２にプリチャージされ
ている。ダミーワード線ＤＷＬ２を「Ｈ」にすると、Ｎ
チャネルＭＯＳトランジスタＱn6，Ｑn8を通してダミー
セルＣD2，ＣD4の「Ｌ」データが読み出される。ワード
線ＷＬ１を「Ｈ」とし、ＮチャネルＭＯＳトランジスタ
Ｑn1，Ｑn3を通してメモリセルキャパシタＣM1，ＣM3の
情報がビット線／ＢＬ１，／ＢＬ２に読み出される。
シュ特性の優れた半導体メモリ装置を提供する。 【構成】 メモリセルキャパシタＣM1に「Ｈ」データ
が、同ＣM3に「Ｌ」が蓄積されている。ワード線ＷＬ
１，ＷＬ２は論理レベル「Ｌ」、ダミーワード線ＤＷＬ
１，ＤＷＬ２も「Ｌ」である。ダミーセルＣD1〜ＣD4に
は「Ｌ」が書き込まれており、ビット線ＢＬ１，／ＢＬ
１，ＢＬ２，／ＢＬ２はＶＣＣ／２にプリチャージされ
ている。ダミーワード線ＤＷＬ２を「Ｈ」にすると、Ｎ
チャネルＭＯＳトランジスタＱn6，Ｑn8を通してダミー
セルＣD2，ＣD4の「Ｌ」データが読み出される。ワード
線ＷＬ１を「Ｈ」とし、ＮチャネルＭＯＳトランジスタ
Ｑn1，Ｑn3を通してメモリセルキャパシタＣM1，ＣM3の
情報がビット線／ＢＬ１，／ＢＬ２に読み出される。
Description
【０００１】
【産業上の利用分野】本発明はダミーセルを有した半導
体メモリ装置に関するものである。
体メモリ装置に関するものである。
【０００２】
【従来の技術】近年 半導体記憶装置の高集積化・高密
度化が進み、特にダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）の高集積化・高密度化は目覚ましい
ものがある。図４は従来のメモリセルおよびダミーセル
周辺の回路図でり、図５は図４の回路の動作を説明する
ための信号波形図である。ＢＬ１，／ＢＬ１およびＢＬ
２，／ＢＬ２はそれぞれ対をなすビット線、ＣM1〜ＣM4
はメモリセルキャパシタ、ＣD1〜ＣD4はダミーセルキャ
パシタ、ＷＬ１，ＷＬ２はワード線、ＤＷＬ１，ＤＷＬ
２はダミーワード線、Ｑn1〜Ｑn8はＮチャネルＭＯＳト
ランジスタ、ＳＡ１，ＳＡ２はセンスアンプ、ＳＥはセ
ンスアンプ制御信号、ＶＣＰはセルプレート電圧であ
る。
度化が進み、特にダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）の高集積化・高密度化は目覚ましい
ものがある。図４は従来のメモリセルおよびダミーセル
周辺の回路図でり、図５は図４の回路の動作を説明する
ための信号波形図である。ＢＬ１，／ＢＬ１およびＢＬ
２，／ＢＬ２はそれぞれ対をなすビット線、ＣM1〜ＣM4
はメモリセルキャパシタ、ＣD1〜ＣD4はダミーセルキャ
パシタ、ＷＬ１，ＷＬ２はワード線、ＤＷＬ１，ＤＷＬ
２はダミーワード線、Ｑn1〜Ｑn8はＮチャネルＭＯＳト
ランジスタ、ＳＡ１，ＳＡ２はセンスアンプ、ＳＥはセ
ンスアンプ制御信号、ＶＣＰはセルプレート電圧であ
る。
【０００３】以下に図４、図５を用いて従来のＤＲＡＭ
の読み出し動作について説明する。まず、初期段階にメ
モリセルキャパシタＣM1には論理レベル「Ｈ（高）」の
データが、メモリセルキャパシタＣM3には「Ｌ（低）」
が蓄積されているものとする。ワード線ＷＬ１に接続さ
れているメモリセルの情報を読み出す場合、ワード線Ｗ
Ｌ１，ＷＬ２は「Ｌ」、ダミーワード線ＤＷＬ１，ＤＷ
Ｌ２は「Ｈ」、ビット線ＢＬ１，／ＢＬ１，ＢＬ２，／
ＢＬ２は電源電圧の１／２の電圧（以下、ＶＣＣ／２と
略す）にプリチャージされている。
の読み出し動作について説明する。まず、初期段階にメ
モリセルキャパシタＣM1には論理レベル「Ｈ（高）」の
データが、メモリセルキャパシタＣM3には「Ｌ（低）」
が蓄積されているものとする。ワード線ＷＬ１に接続さ
れているメモリセルの情報を読み出す場合、ワード線Ｗ
Ｌ１，ＷＬ２は「Ｌ」、ダミーワード線ＤＷＬ１，ＤＷ
Ｌ２は「Ｈ」、ビット線ＢＬ１，／ＢＬ１，ＢＬ２，／
ＢＬ２は電源電圧の１／２の電圧（以下、ＶＣＣ／２と
略す）にプリチャージされている。
【０００４】次にダミーワード線ＤＷＬ１が「Ｌ」とな
り、ダミーセルＣD1，ＣD3がビット線から切り離され
る。次にワード線ＷＬ１を「Ｈ」とし、ＮチャネルＭＯ
ＳトランジスタＱn1、Ｑn3を通してメモリセルキャパシ
タＣM1、ＣM3の情報がビット線／ＢＬ１、／ＢＬ２に読
み出される。この時点ではビット線ＢＬ１，ＢＬ２の電
圧はＶＣＣ／２のままである。
り、ダミーセルＣD1，ＣD3がビット線から切り離され
る。次にワード線ＷＬ１を「Ｈ」とし、ＮチャネルＭＯ
ＳトランジスタＱn1、Ｑn3を通してメモリセルキャパシ
タＣM1、ＣM3の情報がビット線／ＢＬ１、／ＢＬ２に読
み出される。この時点ではビット線ＢＬ１，ＢＬ２の電
圧はＶＣＣ／２のままである。
【０００５】次にセンスアンプ活性化信号ＳＥを「Ｈ」
とし、センスアンプＳＡ１、ＳＡ２の動作を開始する。
センスアンプＳＡ１，ＳＡ２の差動増幅作用により、ビ
ット線ＢＬ１と／ＢＬ１、ＢＬ２と／ＢＬ２のそれぞれ
の対の間の微小電圧差を増幅させる。これによってビッ
ト線、／ＢＬ１、ＢＬ２を「Ｈ」に、ビット線ＢＬ１，
／ＢＬ２を「Ｌ」にする。この後、ワード線ＷＬ１を
「Ｌ」にすると、メモリセルＣM1には「Ｈ」データが、
メモリセルＣM3には「Ｌ」データが再書き込みされる。
とし、センスアンプＳＡ１、ＳＡ２の動作を開始する。
センスアンプＳＡ１，ＳＡ２の差動増幅作用により、ビ
ット線ＢＬ１と／ＢＬ１、ＢＬ２と／ＢＬ２のそれぞれ
の対の間の微小電圧差を増幅させる。これによってビッ
ト線、／ＢＬ１、ＢＬ２を「Ｈ」に、ビット線ＢＬ１，
／ＢＬ２を「Ｌ」にする。この後、ワード線ＷＬ１を
「Ｌ」にすると、メモリセルＣM1には「Ｈ」データが、
メモリセルＣM3には「Ｌ」データが再書き込みされる。
【０００６】最後にセンスアンプ活性化信号ＳＥを
「Ｌ」として、センスアンプＳＡ１，ＳＡ２の動作を終
了する。これと同時に、ビット線ＢＬ１，／ＢＬ１，Ｂ
Ｌ２，／ＢＬ２をＶＣＣ／２にプリチャージし（プリチ
ャージのための回路は図示しない）、ダミーワード線Ｄ
ＷＬ１を「Ｈ」とすると、読み出し前と同じ状態とな
る。
「Ｌ」として、センスアンプＳＡ１，ＳＡ２の動作を終
了する。これと同時に、ビット線ＢＬ１，／ＢＬ１，Ｂ
Ｌ２，／ＢＬ２をＶＣＣ／２にプリチャージし（プリチ
ャージのための回路は図示しない）、ダミーワード線Ｄ
ＷＬ１を「Ｈ」とすると、読み出し前と同じ状態とな
る。
【０００７】ここでビット線対に生じる読み出し電圧差
について考えてみる。一般にメモリセルにはＶＣＣまた
は０Ｖが書き込まれている場合、ＤＲＡＭの読み出し電
圧差ΔＶは次式で与えられる。
について考えてみる。一般にメモリセルにはＶＣＣまた
は０Ｖが書き込まれている場合、ＤＲＡＭの読み出し電
圧差ΔＶは次式で与えられる。
【０００８】 ΔＶ＝（ＶＣＣ／２）×ＣS／（ＣB＋ＣS） ただし、ＶＣＣは電源電圧、ＣSはメモリセル容量、ＣB
はビット線容量である。たとえば、ＶＣＣ＝３（Ｖ）、
ＣS＝３０（ｆＦ）、ＣB＝３００（ｆＦ）の場合、ΔＶ
＝１３６（ｍＶ）となる。
はビット線容量である。たとえば、ＶＣＣ＝３（Ｖ）、
ＣS＝３０（ｆＦ）、ＣB＝３００（ｆＦ）の場合、ΔＶ
＝１３６（ｍＶ）となる。
【０００９】ところで、ＤＲＡＭではメモリセルキャパ
シタに電荷を蓄積することによって情報の記憶を行う
が、蓄えられた電荷はさまざまなリーク経路によって時
間と共に失われていく。そのためメモリセルへデータを
書き込んだ後、ある時間を経て読み出し動作を行うと、
蓄積電荷量が減少しているためビット線対に生じる読み
出し電圧差は小さくなる。上記の例ではメモリセルに
「Ｈ」が書き込まれている場合、３Ｖの状態に書き込み
が維持されている場合のΔＶである。蓄積されている電
荷量は９０ｆＣである。このとき、リーク電流によって
６０ｆＣまで電荷量が低下したとすると、読み出し電圧
差ΔＶは４５ｍＶに低下する。このように読み出し電圧
差ΔＶが５０ｍＶ以下になると、センスアンプを構成す
るトランジスタの能力のばらつきなどによって正確に差
動増幅できなくなる。
シタに電荷を蓄積することによって情報の記憶を行う
が、蓄えられた電荷はさまざまなリーク経路によって時
間と共に失われていく。そのためメモリセルへデータを
書き込んだ後、ある時間を経て読み出し動作を行うと、
蓄積電荷量が減少しているためビット線対に生じる読み
出し電圧差は小さくなる。上記の例ではメモリセルに
「Ｈ」が書き込まれている場合、３Ｖの状態に書き込み
が維持されている場合のΔＶである。蓄積されている電
荷量は９０ｆＣである。このとき、リーク電流によって
６０ｆＣまで電荷量が低下したとすると、読み出し電圧
差ΔＶは４５ｍＶに低下する。このように読み出し電圧
差ΔＶが５０ｍＶ以下になると、センスアンプを構成す
るトランジスタの能力のばらつきなどによって正確に差
動増幅できなくなる。
【００１０】
【発明が解決しようとする課題】メモリセルに蓄えられ
た電荷のリークは、メモリセルキャパシタを形成する容
量膜を介したセルプレート電極へのリーク、メモリセル
トランジスタのサブスレッショルドリーク電流によるビ
ット線へのリーク、メモリセル内の拡散層を介しての基
板へのリークなどが考えられる。特に、メモリセルのリ
フレッシュ特性を決定しているリーク経路は基板へのリ
ーク成分である。
た電荷のリークは、メモリセルキャパシタを形成する容
量膜を介したセルプレート電極へのリーク、メモリセル
トランジスタのサブスレッショルドリーク電流によるビ
ット線へのリーク、メモリセル内の拡散層を介しての基
板へのリークなどが考えられる。特に、メモリセルのリ
フレッシュ特性を決定しているリーク経路は基板へのリ
ーク成分である。
【００１１】ところでＤＲＡＭには基板電圧０Ｖまたは
０Ｖ以下の負電圧が与えられていることが多い。よっ
て、基板へのリーク成分によってメモリセルに蓄積され
た電荷量は減少する。すなわち、「Ｈ」の読み出し電圧
差は減少するが、「Ｌ」の読み出し電圧差は減少しにく
い。
０Ｖ以下の負電圧が与えられていることが多い。よっ
て、基板へのリーク成分によってメモリセルに蓄積され
た電荷量は減少する。すなわち、「Ｈ」の読み出し電圧
差は減少するが、「Ｌ」の読み出し電圧差は減少しにく
い。
【００１２】ところが上記した従来例ではビット線ＢＬ
１と／ＢＬ１，ＢＬ２と／ＢＬ２の対のうち、メモリセ
ルからのデータを読み出したビット線と対をなすビット
線の電圧すなわち読み出し参照電圧はＶＣＣ／２であ
る。このため、メモリセルから読み出されるデータが
「Ｈ」でも「Ｌ」でも同等の読み出し電圧差ΔＶを得る
ことができる。しかし、メモリセルのリーク特性を考え
た場合、論理レベル「Ｈ」のデータを読み出すのに不利
となる。さらに、メモリセルのリーク特性に大きく依存
するリフレッシュ特性を十分向上させることができない
という問題点があった。
１と／ＢＬ１，ＢＬ２と／ＢＬ２の対のうち、メモリセ
ルからのデータを読み出したビット線と対をなすビット
線の電圧すなわち読み出し参照電圧はＶＣＣ／２であ
る。このため、メモリセルから読み出されるデータが
「Ｈ」でも「Ｌ」でも同等の読み出し電圧差ΔＶを得る
ことができる。しかし、メモリセルのリーク特性を考え
た場合、論理レベル「Ｈ」のデータを読み出すのに不利
となる。さらに、メモリセルのリーク特性に大きく依存
するリフレッシュ特性を十分向上させることができない
という問題点があった。
【００１３】したがって、本発明の目的は、「Ｌ」デー
タの読み出しに比べて、「Ｈ」データの読み出し電圧差
を大きくすることによって、メモリセルのリーク特性に
合致したリフレッシュ特性の優れた半導体メモリ装置を
提供することにある。
タの読み出しに比べて、「Ｈ」データの読み出し電圧差
を大きくすることによって、メモリセルのリーク特性に
合致したリフレッシュ特性の優れた半導体メモリ装置を
提供することにある。
【００１４】
【課題を解決するための手段】上記の問題点を解決する
ために、本発明の半導体メモリ装置は、電源電圧の１／
２にプリチャージされたビット線対がセンスアンプに接
続され、前記ビット線対の一方にメモリセルからのデー
タを読み出し、他方のビット線にはダミーセルのデータ
を読み出すダミーセルが接続されており、前記ダミーセ
ルにデータとなる論理レベル「Ｌ」が書き込まれてい
る。
ために、本発明の半導体メモリ装置は、電源電圧の１／
２にプリチャージされたビット線対がセンスアンプに接
続され、前記ビット線対の一方にメモリセルからのデー
タを読み出し、他方のビット線にはダミーセルのデータ
を読み出すダミーセルが接続されており、前記ダミーセ
ルにデータとなる論理レベル「Ｌ」が書き込まれてい
る。
【００１５】また、前記論理レベル「Ｌ」が書き込まれ
た前記ダミーセルの容量が、前記メモリセルの論理レベ
ル「Ｌ」を前記センスアンプが読み出せる容量値以下で
ある。また、ダミーワード線をゲート入力とし、ビット
線をドレインまたはソースとする第１のＭＯＳトランジ
スタと直列接続されたダミーセルが、ダミーセルリセッ
ト信号をゲート入力とし、接地線をドレインまたはソー
スとする第２のＭＯＳトランジスタと直列接続され、前
記接地線を形成する第２のＭＯＳトランジスタのドレイ
ンまたはソースが、隣接するダミーセルに直列接続され
た接地線をドレインまたはソースとし、ダミーセルリセ
ット信号をゲート入力とする第３のＭＯＳトランジスタ
のドレインまたはソースと共通拡散層で形成されてい
る。また、メモリセルおよびダミーセルからビット線対
に読み出されたデータの差動増幅中にダミーワード線を
論理レベル「Ｈ」から「Ｌ」へ立ち下げた後、ダミーセ
ルリセット信号を論理レベル「Ｌ」から「Ｈ」へ一定期
間立ち上げ、前記ダミーセルに論理レベル「Ｌ」を書き
込む。
た前記ダミーセルの容量が、前記メモリセルの論理レベ
ル「Ｌ」を前記センスアンプが読み出せる容量値以下で
ある。また、ダミーワード線をゲート入力とし、ビット
線をドレインまたはソースとする第１のＭＯＳトランジ
スタと直列接続されたダミーセルが、ダミーセルリセッ
ト信号をゲート入力とし、接地線をドレインまたはソー
スとする第２のＭＯＳトランジスタと直列接続され、前
記接地線を形成する第２のＭＯＳトランジスタのドレイ
ンまたはソースが、隣接するダミーセルに直列接続され
た接地線をドレインまたはソースとし、ダミーセルリセ
ット信号をゲート入力とする第３のＭＯＳトランジスタ
のドレインまたはソースと共通拡散層で形成されてい
る。また、メモリセルおよびダミーセルからビット線対
に読み出されたデータの差動増幅中にダミーワード線を
論理レベル「Ｈ」から「Ｌ」へ立ち下げた後、ダミーセ
ルリセット信号を論理レベル「Ｌ」から「Ｈ」へ一定期
間立ち上げ、前記ダミーセルに論理レベル「Ｌ」を書き
込む。
【００１６】
【作用】このように本発明の半導体メモリ装置では、メ
モリセルからデータが読み出されるビット線と対をなす
ビット線にダミーセルのデータ「Ｌ」を読み出し、ダミ
ーセル側のビット線の電圧をＶＣＣ／２より低くしてお
くことにより、メモリセルからの読み出しデータのうち
「Ｈ」データの読み出しにおいてビット線対の電圧差を
大きくすることができる。この結果、メモリセルのリフ
レッシュ特性を向上させることができる。
モリセルからデータが読み出されるビット線と対をなす
ビット線にダミーセルのデータ「Ｌ」を読み出し、ダミ
ーセル側のビット線の電圧をＶＣＣ／２より低くしてお
くことにより、メモリセルからの読み出しデータのうち
「Ｈ」データの読み出しにおいてビット線対の電圧差を
大きくすることができる。この結果、メモリセルのリフ
レッシュ特性を向上させることができる。
【００１７】
【実施例】以下、本発明を実施例によって説明する。図
１は本発明のダミーセル構成の第１の実施例を示す図で
ある。図２は図１の回路の動作を説明するための信号波
形図である。図中Ｑn11〜Ｑn14はＮチャネルＭＯＳトラ
ンジスタ、ＤＣＲ１，ＤＣＲ２はダミーセルリセット信
号である。その他は図４の説明と同様である。
１は本発明のダミーセル構成の第１の実施例を示す図で
ある。図２は図１の回路の動作を説明するための信号波
形図である。図中Ｑn11〜Ｑn14はＮチャネルＭＯＳトラ
ンジスタ、ＤＣＲ１，ＤＣＲ２はダミーセルリセット信
号である。その他は図４の説明と同様である。
【００１８】以下に図１、図２を用いて本発明の半導体
メモリ装置での読み出し動作について説明する。
メモリ装置での読み出し動作について説明する。
【００１９】まず、初期段階ではメモリセルキャパシタ
ＣM1には「Ｈ」データが、メモリセルキャパシタＣM3に
は「Ｌ」が蓄積されているものとする。ワード線ＷＬ１
に接続されているメモリセルの情報を読み出す場合、は
じめはワード線ＷＬ１，ＷＬ２は論理レベル「Ｌ」、ダ
ミーワード線ＤＷＬ１，ＤＷＬ２も「Ｌ」である。ダミ
ーセルＣD1〜ＣD4には「Ｌ」が書き込まれており、ビッ
ト線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２はＶＣＣ／２
にプリチャージされている。
ＣM1には「Ｈ」データが、メモリセルキャパシタＣM3に
は「Ｌ」が蓄積されているものとする。ワード線ＷＬ１
に接続されているメモリセルの情報を読み出す場合、は
じめはワード線ＷＬ１，ＷＬ２は論理レベル「Ｌ」、ダ
ミーワード線ＤＷＬ１，ＤＷＬ２も「Ｌ」である。ダミ
ーセルＣD1〜ＣD4には「Ｌ」が書き込まれており、ビッ
ト線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２はＶＣＣ／２
にプリチャージされている。
【００２０】次にダミーワード線ＤＷＬ２を「Ｈ」にす
ると、ＮチャネルＭＯＳトランジスタＱn6、Ｑn8を通し
てダミーセルＣD2とＣD4の「Ｌ」データが読み出され
る。このとき、ビット線ＢＬ１，ＢＬ２の電圧は下が
る。
ると、ＮチャネルＭＯＳトランジスタＱn6、Ｑn8を通し
てダミーセルＣD2とＣD4の「Ｌ」データが読み出され
る。このとき、ビット線ＢＬ１，ＢＬ２の電圧は下が
る。
【００２１】次にワード線ＷＬ１を「Ｈ」とし、Ｎチャ
ネルＭＯＳトランジスタＱn1，Ｑn3を通してメモリセル
キャパシタＣM1，ＣM3の情報がビット線／ＢＬ１，／Ｂ
Ｌ２に読み出される。
ネルＭＯＳトランジスタＱn1，Ｑn3を通してメモリセル
キャパシタＣM1，ＣM3の情報がビット線／ＢＬ１，／Ｂ
Ｌ２に読み出される。
【００２２】次にセンスアンプ活性化信号ＳＥを「Ｈ」
とし、センスアンプＳＡ１、ＳＡ２の動作を開始する。
センスアンプＳＡ１，ＳＡ２の差動増幅作用により、ビ
ット線ＢＬ１と／ＢＬ１、ＢＬ２と／ＢＬ２のそれぞれ
の間の微小電圧差が増幅される。この増幅動作途中でビ
ット線対ＢＬ１と／ＢＬ１，ＢＬ２と／ＢＬ２の対の電
圧差がある程度大きくなった時点でダミーワード線ＤＷ
Ｌ２を「Ｌ」とする。次にダミーセルリセット信号ＤＣ
Ｒ２をある一定期間「Ｈ」とし、ＮチャネルＭＯＳトラ
ンジスタＱn12，Ｑn14を通して、ダミーセルＣD2，ＣD4
に「Ｌ」を書き込む。
とし、センスアンプＳＡ１、ＳＡ２の動作を開始する。
センスアンプＳＡ１，ＳＡ２の差動増幅作用により、ビ
ット線ＢＬ１と／ＢＬ１、ＢＬ２と／ＢＬ２のそれぞれ
の間の微小電圧差が増幅される。この増幅動作途中でビ
ット線対ＢＬ１と／ＢＬ１，ＢＬ２と／ＢＬ２の対の電
圧差がある程度大きくなった時点でダミーワード線ＤＷ
Ｌ２を「Ｌ」とする。次にダミーセルリセット信号ＤＣ
Ｒ２をある一定期間「Ｈ」とし、ＮチャネルＭＯＳトラ
ンジスタＱn12，Ｑn14を通して、ダミーセルＣD2，ＣD4
に「Ｌ」を書き込む。
【００２３】このダミーセルリセット動作と並行して、
センスアンプＳＡ１，ＳＡ２の差動増幅作用により、ビ
ット線／ＢＬ１，ＢＬ２を「Ｈ」に、ビット線ＢＬ１，
／ＢＬ２を「Ｌ」にする。この後ワード線ＷＬ１を
「Ｌ」とすることで、メモリセルＣM1には「Ｈ」データ
が、メモリセルＣM3には「Ｌ」データが再書き込みされ
る。最後に、センスアンプ活性化信号ＳＥを「Ｌ」とし
センスアンプＳＡ１，ＳＡ２の動作を終了し、同時に、
ビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２をＶＣＣ
／２にプリチャージすれば、読み出し動作開始前と同じ
状態になる。（プリチャージのための回路は図示しな
い） この本発明の半導体メモリ装置の第１の実施例では、ダ
ミーセルＣD1〜ＣD4に「Ｌ」データが書き込まれている
ため、ビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２に
生じる読み出し参照電圧がＶＣＣ／２より低い電圧にな
る。このため、メモリセルからの「Ｈ」データの読み出
しが容易に行なうことができる。たとえ、リーク電流に
よってメモリセルの蓄積電荷量が減少しても、従来より
大きな読み出し電圧差を得ることができ、メモリセルの
リフレッシュ特性を向上させることができる。
センスアンプＳＡ１，ＳＡ２の差動増幅作用により、ビ
ット線／ＢＬ１，ＢＬ２を「Ｈ」に、ビット線ＢＬ１，
／ＢＬ２を「Ｌ」にする。この後ワード線ＷＬ１を
「Ｌ」とすることで、メモリセルＣM1には「Ｈ」データ
が、メモリセルＣM3には「Ｌ」データが再書き込みされ
る。最後に、センスアンプ活性化信号ＳＥを「Ｌ」とし
センスアンプＳＡ１，ＳＡ２の動作を終了し、同時に、
ビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２をＶＣＣ
／２にプリチャージすれば、読み出し動作開始前と同じ
状態になる。（プリチャージのための回路は図示しな
い） この本発明の半導体メモリ装置の第１の実施例では、ダ
ミーセルＣD1〜ＣD4に「Ｌ」データが書き込まれている
ため、ビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２に
生じる読み出し参照電圧がＶＣＣ／２より低い電圧にな
る。このため、メモリセルからの「Ｈ」データの読み出
しが容易に行なうことができる。たとえ、リーク電流に
よってメモリセルの蓄積電荷量が減少しても、従来より
大きな読み出し電圧差を得ることができ、メモリセルの
リフレッシュ特性を向上させることができる。
【００２４】また実施例では、ダミーセルＣD1〜ＣD4へ
の「Ｌ」データの再書き込み、すなわちダミーセルリセ
ット動作は、ビット線対ＢＬ１と／ＢＬ１，ＢＬ２と／
ＢＬ２の対の読み出し電圧差を差動増幅している間に実
施することができる。このため、アクセスタイムやサイ
クルタイムに影響を与えることなく行なうことができ
る。
の「Ｌ」データの再書き込み、すなわちダミーセルリセ
ット動作は、ビット線対ＢＬ１と／ＢＬ１，ＢＬ２と／
ＢＬ２の対の読み出し電圧差を差動増幅している間に実
施することができる。このため、アクセスタイムやサイ
クルタイムに影響を与えることなく行なうことができ
る。
【００２５】ここで、ダミーセルのセル容量ＣDの限界
値は、図２のメモリセルの「Ｌ」データを読み出す場合
を示したビット線ＢＬ２、／ＢＬ２との間の電圧差が５
０ｍＶ以上であることが必要である。このため、読み出
し参照電圧をＶＣＣ／２とし、メモリセルからの読み出
し電圧差をΔＶM、読み出し参照電圧をＶＣＣ／２とし
た場合のダミーセルからの読み出し電圧差をΔＶDとす
ると、ΔＶDの最大値ΔＶDmaxは ΔＶM−ΔＶDmax＝５０（ｍＶ） となる。この式からダミーセルのセル容量の限界値はＶ
ＣＣ＝３（Ｖ）、ＣS＝３０（ｆＦ）、ＣB＝３００（ｆ
Ｆ）の場合、約１８ｆＦとなる。すなわち、ダミーセル
のセル容量は１８ｆＦ以下であることが必要である。ダ
ミーセルのセル容量を１８ｆＦとした場合、「Ｈ」デー
タの読み出し電圧差ΔＶはΔＶ＝２２０（ｍＶ）とな
り、従来例の１３６ｍＶに比べて大きいことが分かる。
さらにメモリセルの蓄積電荷量が９０ｆＣから６０ｆＣ
に低下しても、ΔＶは約１２０ｍＶである。このため、
読み出しに全く影響しない。たとえ、蓄積電荷量が４５
ｆＣまで半減してもΔＶ＝８５（ｍＶ）となり、やはり
充分読み出すことができる。このためリフレッシュ特性
の大幅な改善効果が期待できる。このダミーセルの容量
値は電源電圧やメモリセル容量、ビット線容量に依存
し、かつ動作マージンも充分に考慮する必要がある。本
実施例ではこれらのマージンを広い範囲で設定すること
ができる。また、ダミーセルのセル容量が小さくてもメ
モリセルのリフレッシュ特性を向上させることができ
る。
値は、図２のメモリセルの「Ｌ」データを読み出す場合
を示したビット線ＢＬ２、／ＢＬ２との間の電圧差が５
０ｍＶ以上であることが必要である。このため、読み出
し参照電圧をＶＣＣ／２とし、メモリセルからの読み出
し電圧差をΔＶM、読み出し参照電圧をＶＣＣ／２とし
た場合のダミーセルからの読み出し電圧差をΔＶDとす
ると、ΔＶDの最大値ΔＶDmaxは ΔＶM−ΔＶDmax＝５０（ｍＶ） となる。この式からダミーセルのセル容量の限界値はＶ
ＣＣ＝３（Ｖ）、ＣS＝３０（ｆＦ）、ＣB＝３００（ｆ
Ｆ）の場合、約１８ｆＦとなる。すなわち、ダミーセル
のセル容量は１８ｆＦ以下であることが必要である。ダ
ミーセルのセル容量を１８ｆＦとした場合、「Ｈ」デー
タの読み出し電圧差ΔＶはΔＶ＝２２０（ｍＶ）とな
り、従来例の１３６ｍＶに比べて大きいことが分かる。
さらにメモリセルの蓄積電荷量が９０ｆＣから６０ｆＣ
に低下しても、ΔＶは約１２０ｍＶである。このため、
読み出しに全く影響しない。たとえ、蓄積電荷量が４５
ｆＣまで半減してもΔＶ＝８５（ｍＶ）となり、やはり
充分読み出すことができる。このためリフレッシュ特性
の大幅な改善効果が期待できる。このダミーセルの容量
値は電源電圧やメモリセル容量、ビット線容量に依存
し、かつ動作マージンも充分に考慮する必要がある。本
実施例ではこれらのマージンを広い範囲で設定すること
ができる。また、ダミーセルのセル容量が小さくてもメ
モリセルのリフレッシュ特性を向上させることができ
る。
【００２６】次に本発明の半導体メモリ装置の第２の実
施例について図面を用いて説明する。図３は本発明のダ
ミーセル構成のレイアウト図であり、図中ＤＷＬ１，Ｄ
ＷＬ２はポリシリコンまたはポリサイド配線により形成
されたダミーワード線、ＤＣＲ１，ＤＣＲ２はポリシリ
コンまたはポリサイド配線により形成されたダミーセル
リセット信号線、ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２
はそれぞれポリサイド配線で形成されたビット線、１は
素子分離領域で確定された活性領域であり、特にＶＳＳ
は拡散層で形成された接地線領域、２１〜２４はポリサ
イド配線で形成されたビット線と拡散層を接続するため
のコンタクト窓、４１〜４４はポリシリコンで形成され
たダミーセル内電荷蓄積ノード、３１〜３４は電荷蓄積
ノードと拡散層を接続するためのコンタクト窓である。
施例について図面を用いて説明する。図３は本発明のダ
ミーセル構成のレイアウト図であり、図中ＤＷＬ１，Ｄ
ＷＬ２はポリシリコンまたはポリサイド配線により形成
されたダミーワード線、ＤＣＲ１，ＤＣＲ２はポリシリ
コンまたはポリサイド配線により形成されたダミーセル
リセット信号線、ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２
はそれぞれポリサイド配線で形成されたビット線、１は
素子分離領域で確定された活性領域であり、特にＶＳＳ
は拡散層で形成された接地線領域、２１〜２４はポリサ
イド配線で形成されたビット線と拡散層を接続するため
のコンタクト窓、４１〜４４はポリシリコンで形成され
たダミーセル内電荷蓄積ノード、３１〜３４は電荷蓄積
ノードと拡散層を接続するためのコンタクト窓である。
【００２７】本実施例のダミーセルは２トランジスタ１
キャパシタという構成であるが接地線を共通拡散層で形
成しているため面積増大は最小限に抑えられている。
キャパシタという構成であるが接地線を共通拡散層で形
成しているため面積増大は最小限に抑えられている。
【００２８】
【発明の効果】以上のように、本発明の半導体メモリ装
置荷よれば、メモリセルの蓄積電荷量がリーク電流等で
減少した場合でも充分な読み出し電圧差を得ることがで
き、リフレッシュ特性の優れたメモリ装置を提供するこ
とができるようになり、その実用的効果は極めて大き
い。
置荷よれば、メモリセルの蓄積電荷量がリーク電流等で
減少した場合でも充分な読み出し電圧差を得ることがで
き、リフレッシュ特性の優れたメモリ装置を提供するこ
とができるようになり、その実用的効果は極めて大き
い。
【図１】本発明の半導体メモリ装置であるダミーセルの
第１の実施例を示す図
第１の実施例を示す図
【図２】図１の回路動作を説明するための信号波形図
【図３】本発明の半導体メモリ装置である第２の実施例
を示すレイアウト図
を示すレイアウト図
【図４】従来のダミーセル構成を示す図
【図５】図４の回路の動作を説明するための信号波形図
【符号の説明】 ＢＬ１，／ＢＬ１、ＢＬ２，／ＢＬ２ ビット線 ＣM1〜ＣM4 メモリセルキャパシタ ＣD1〜ＣD4 ダミーセルキャパシタ ＷＬ１，ＷＬ２ ワード線 ＤＷＬ１，ＤＷＬ２ ダミーワード線 ＤＣＲ１，ＤＣＲ２ ダミーセルリセット信号 Ｑn1〜Ｑn8, Ｑn11〜Ｑn14 トランジスタ ＳＡ１，ＳＡ２ センスアンプ ＳＥ センスアンプ制御信号 ＶＣＰ セルプレート電圧 １ 活性領域 ＶＳＳ 接地線領域 ２１〜２４，３１〜３４ コンタクト窓 ４１〜４４ 電荷蓄積ノード
Claims (4)
- 【請求項１】 電源電圧の１／２にプリチャージされた
ビット線対がセンスアンプに接続され、前記ビット線対
の一方にメモリセルからのデータを読み出し、他方のビ
ット線にはダミーセルのデータを読み出すダミーセルが
接続されており、前記ダミーセルにデータとなる論理レ
ベル「Ｌ」が書き込まれていることを特徴とする半導体
メモリ装置。 - 【請求項２】 前記論理レベル「Ｌ」が書き込まれた前
記ダミーセルの容量が、前記メモリセルの論理レベル
「Ｌ」を前記センスアンプが読み出せる容量値以下であ
ることを特徴とする請求項１記載の半導体メモリ装置。 - 【請求項３】 ダミーワード線をゲート入力とし、ビッ
ト線をドレインまたはソースとする第１のＭＯＳトラン
ジスタと直列接続されたダミーセルが、ダミーセルリセ
ット信号をゲート入力とし、接地線をドレインまたはソ
ースとする第２のＭＯＳトランジスタと直列接続され、
前記接地線を形成する第２のＭＯＳトランジスタのドレ
インまたはソースが、隣接するダミーセルに直列接続さ
れた接地線をドレインまたはソースとし、ダミーセルリ
セット信号をゲート入力とする第３のＭＯＳトランジス
タのドレインまたはソースと共通拡散層で形成されてい
ることを特徴とする半導体メモリ装置。 - 【請求項４】 メモリセルおよびダミーセルからビット
線対に読み出されたデータの差動増幅中にダミーワード
線を論理レベル「Ｈ」から「Ｌ」へ立ち下げた後、ダミ
ーセルリセット信号を論理レベル「Ｌ」から「Ｈ」へ一
定期間立ち上げ、前記ダミーセルに論理レベル「Ｌ」を
書き込むことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336155A JPH07192456A (ja) | 1993-12-28 | 1993-12-28 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336155A JPH07192456A (ja) | 1993-12-28 | 1993-12-28 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07192456A true JPH07192456A (ja) | 1995-07-28 |
Family
ID=18296256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5336155A Pending JPH07192456A (ja) | 1993-12-28 | 1993-12-28 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07192456A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100911229B1 (ko) * | 2002-09-13 | 2009-08-06 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 기억 장치 |
-
1993
- 1993-12-28 JP JP5336155A patent/JPH07192456A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100911229B1 (ko) * | 2002-09-13 | 2009-08-06 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 기억 장치 |
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