CN1233839A

CN1233839A - 半导体存储器

Info

Publication number: CN1233839A
Application number: CN99105731A
Authority: CN
Inventors: 堀川洵
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-04-27
Filing date: 1999-04-13
Publication date: 1999-11-03
Also published as: KR19990083494A; JPH11306758A; TW442791B; KR100566615B1; US6172919B1

Abstract

一种半导体存储器,其中读写脉宽控制电路2在读出动作时设读写脉宽控制信号I2RW的脉宽小,在写入动作时大。列译码器3输出脉宽与信号I2RW相同的列选择信号Y,列选通器4在列选择信号Y处于高电平时,把位线对BL、XBL与数据线对DL、XDL连接起来。在读出动作时,可保证有足够的期间均衡数据线对的电位;在写入动作时,可保证足够的数据线对与位线对的连接期间。这样,可实现高速且稳定的读写动作。

Description

半导体存储器

本发明属于一种有关半导体存储器的技术，尤其涉及与外部时钟同步以规定的周期进行读出．写入动作的半导体存储器。

近年来，如同步DRAM等能与外部时钟同步地进行高速动作的半导体存储器被用在各种各样的机器上。

在这种时钟同步式的半导体存储器中，响应于外部时钟来生成用于驱动装置内的各电路的定时信号。在DRAM中，使用这种定时信号之一的列选通器活性化信号。列选通器活性化信号是用来控制在对应于存储单元阵列中的各列的位线对和数据线对之间所设置的列选通器的通断的定时信号。当一个列选通器被列地址选择时，它在列选通器活性化信号被活性化期间成为导通状态，在此期间，它把对应的位线对与数据线对连接起来。

在读出动作时，从存储单元读出到位线对上的数据由检测放大器(sense amplifier)放大，通过处于导通状态的列选通器被传送到数据线对上。被传送到数据线对中去的数据进一步由读出放大器放大，经过数据输出电路输出到装置外部去。

另一方面，在写入动作时，从装置外部输入进来的数据通过数据输入电路输入到写入放大器中，写入放大器按照该数据驱动数据线对，介以导通状态的列选通器把数据传送到位线对中。

图4是表示已有的半导体存储器的动作的时序图。在图4中，CLK为外部时钟，/CS、/RAS、/CAS、/WE为控制信号，IRW为列选通器活性化信号，Y为用来控制列选通器的列选择信号。在图4中，首先执行读出动作，与外部时钟CLK的第3个上升边缘同步地输入写入命令，这样被切换为写入动作。在控制信号/CS、/CAS、/WE成为低电平，且控制信号/RAS成为高电平时，写入命令被输入。在列选通器活性化信号IRW为高电平时，列选择信号Y被活性化而成为高电平。在列选择信号Y成为高电平时，相对应的列选通器成为导通状态，这样，对应的位线对和数据线对被连接起来。

然而，在已有的半导体存储器中，通过提高外部时钟的频率进行高速动作时，会发生下述问题。

在写入动作时，为了把数据写入存储单元中，写入放大器必须驱动数据线对，并通过列选通器也驱动位线对，从而把被锁存在检测放大器中的数据反转。因此，在数据线对的电位处于大摆动的状态下，必须给予足够的时间，使列选通器导通来把数据线对和位线对连接起来。也就是说，在进行写入动作之际，必须保证足够的数据线对与位线对的连接期间。

另一方面，在进行读出动作时，一般说来，由于数据线对的电位摆动速度慢，因此在读出数据之前必须充分地把数据线对的电位均衡起来。否则，为擦除残留在数据线对中的以前的数据要花较长时间，因而，读出动作会延迟。就是说，在进行读出动作之际，为均衡数据线对的电位，必须保证足够的时间。

然而，如已说明过的那样，在已有的半导体存储器中，列选通器活性化信号IRW不管在读出动作或写入动作时，都以同一个周期发生变化。因此，在读出动作和写入动作时，列选通器处于导通状态的期间，即数据线对与位线对的连接期间相同。

在上述那样的已有的半导体存储器中，若提高外部时钟的频率而使其高速动作时，就难以进行稳定的动作。换句话说，若在写入动作时，需要保证较长的数据线对和位线对的连接期间，那么在读出动作时就难以保证足够的均衡数据线对的电位的均衡期间。与此相反，若在读出动作时，通过缩短数据线对和位线对的连接期间来保证更长的数据线对的电位的均衡期间，那么在写入动作时，就难以保证足够的数据线对与位线对的连接期间。

本发明是鉴于上述问题而想出的，其目的是：提供一种可进行高速、且稳定的读出．写入动作的半导体存储器。

本发明为解决上述问题而采用的第1个方案是：一种半导体存储器，包括：具有配置成矩阵形状的多个存储单元的存储单元阵列；对应于上述存储单元阵列中的每一个列分别设置的多个位线对；向上述存储单元阵列传送写入数据并从上述存储单元阵列传送读出数据的数据线对；在读出动作和写入动作中，选择上述多个位线对之中的一个位线对，从而控制切换所选出的一个位线对与上述数据线对之间的连接/非连接状态的控制装置；在读出动作中，在上述多个位线对中无任何一个也连接于上述数据线对之期间，将上述数据线对的电位均衡起来的均衡装置；以及在写入动作中，按照已输入的数据来驱动上述数据线对的写入放大器。上述控制装置被设计为：即使在读出动作和写入动作的周期相同的情况下，可在读出动作和写入动作中分别设定不同的上述一个位线对与上述数据线对的连接期间。

按照所述第1个解决方案，即使在读出动作和写入动作的周期相同的情况下，可在读出动作和写入动作中分别设定不同的位线对与数据线对的连接期间，所以在读出动作时，可设位线对与数据线对的连接期间短，另一方面，在写入动作时，可设位线对与数据线对的连接期间长。因此，在读出动作中，为均衡数据线对的电位可保证足够长的时间，故能实现高速的数据读出，并在写入动作中，由于可保证足够长度的位线对和数据线对的连接期间，故能实现确实的数据写入。从而，可希望实现高速且稳定的读出、写入动作。

本发明的第2个解决方案为：在上述第1个解决方案所述的半导体存储器中，上述控制装置把写入动作时的上述一个位线对与上述数据线对的连接期间设定为比读出动作时的连接期间长。

按照所述第2个解决方案，可设写入动作时的位线对与数据线对的连接期间比读出动作时的连接期间长。因此，在读出动作中，为均衡数据线对的电位可保证足够长的时间，故能实现高速的数据读出，并在写入动作中，可保证足够的位线对和数据线对的连接期间，故能实现确实的数据写入。从而，可希望实现高速且稳定的读出．写入动作。

还有，本发明的第3个解决方案为：上述第1个解决方案所述的半导体存储器与一定周期的外部时钟同步地进行读出动作和写入动作。

本发明的第4个解决方案为：在上述第3个解决方案的半导体存储器中，上述控制装置具备：生成与上述外部时钟同步且脉冲宽度在读出动作和写入动作时各不相同的脉冲信号作为读写脉宽控制信号的读写脉宽控制电路；按照从外部输入的列地址选择上述存储单元阵列中的一列，并在上述读写脉宽控制信号处于一个逻辑电平时，将所选择的列的列选择信号活性化的列译码器；以及对上述多个位线对中的每一个分别设置，并在所对应的上述列选择信号活性化时，将所对应的位线对与上述数据线对连接起来的多个列选通器。

按照所述第4个解决方案，列选通器把位线对和数据线对连接的期间由读写脉宽控制信号的脉宽决定。由于读写脉宽控制信号的脉宽在读出动作和写入动作时各不相同，因此，可在读出动作和写入动作中分别设定不同的位线对与数据线对的连接期间。这样，能以简单的结构构成与外部时钟同步而进行高速且稳定的读写动作的半导体存储器。

还有，本发明的第5个解决方案为：在上述第4个解决方案的半导体存储器中，读写脉宽控制信号的脉冲宽度在写入动作时比在读出动作时大。

本发明的第6个解决方案为：在上述第4个解决方案所述的半导体存储器中，上述读写脉宽控制电路具有延迟装置，在读出动作时，生成其脉冲宽度由上述延迟装置的延迟时间决定的单触发脉冲作为上述读写脉宽控制信号。

按照所述第6个解决方案，不同于写入动作时的情形，可根据延迟装置的延迟量，把读出动作时的位线对与数据线对的连接期间设定为所希望的值。

下面对附图进行简单的说明。

图1是本发明的一个实施例所涉及的半导体存储器的结构方框图。

图2是示出图1中所示的本发明的一个实施例所涉及的半导体存储器中的读写脉宽控制电路的电路图。

图3是示出图1和图2中所示的本发明的一个实施例所涉及的半导体存储器的动作的时序图。

图4是用来说明已有的半导体存储器的动作的时序图。

下面，参照附图对本发明的实施例进行说明。

图1是示出本发明的一个实施例所涉及的半导体存储器的方框图。在图1中，MC是由电容器C1和晶体管T3构成的存储单元，由配置成矩阵形状的多个存储单元MC构成存储单元阵列MA。SA是使用了由N沟道型晶体管T4、T5和P沟道型晶体管T6、T7构成的锁存电路的检测放大器，BL、XBL是对存储单元阵列MA中的每一个列分别设置的位线对，WL是对存储单元阵列MA中的每一个行分别设置的字线。另外，在图1中，为简单起见，只代表性地示出一个存储单元MC、一个检测放大器SA、一对位线对BL、XBL以及一条字线WL。但，众所孰知，在实际的半导体存储器中，检测放大器SA和位线对BL、XBL的数量分别与存储单元阵列MA的列数相对应，还有，字线WL的数量与存储单元阵列MA的行数相对应。

控制信号生成电路1根据从半导体存储器之外部提供的外部时钟CLK和控制信号/CS、/RAS、/CAS、/WE，来生成并输出为控制存储器内部的内部控制信号。读写(R/W)脉宽控制电路2根据在控制信号生成电路1中所生成的为内部控制信号之一部分的内部时钟I2和读写切换信号CRW生成读写脉宽控制信号I2RW。列译码器3响应于读写脉宽控制信号I2RW和根据从外部输入的列地址(图中未示)而生成的列地址预译码信号CA生成列选择信号Y。列选通器4由晶体管T1、T2构成，按照列选择信号Y来控制切换位线对BL、XBL与数据线对DL、XDL之间的连接。非连接状态。在实际的半导体存储器中，也对每个位线对BL、XBL分别设置一个列选通器4。

读写脉宽控制信号I2RW相当于已有的半导体存储器中的列选通器活性化信号，它控制切换读出动作和写入动作中的列选择信号Y的脉冲宽度。在读写脉宽控制信号I2RW处于高电平时，列选择信号Y也被活化而成为高电平。列选择信号Y被活化时，列选通器4把位线对BL、XBL与数据线对DL、XDL连接起来。

均衡预充电电路5是给数据线对DL、XDL预充电以均衡其电位的均衡装置。读出放大器6放大数据线对DL、XDL的电位，并把通过数据线对DL、XDL传送来的数据再传递给数据读出总线RDB、XRDB，数据输出电路7把数据读出总线RDB、XRDB中的数据从端子DQ向外部输出。数据输入电路8把施加到端子DQ的数据传送到数据写入总线WDB、XWDB中，写入放大器9根据数据写入总线WDB、XWDB中的数据来驱动数据线对DL、XDL。

由控制信号生成电路1、读写脉宽控制电路2、列译码器3和列选通器4构成控制装置CTL。

图2是示出读写脉宽控制电路2的内部结构的示意图。在图2中，延迟元件10是使内部时钟I2延迟的延迟装置，“与非”门11输入延迟元件10的输出和读写切换信号CRW,“与”门12输入内部时钟I2和“与非”门11的输出，并输出读写脉宽控制信号I2RW。

接下来，参照图3说明图1和图2中所示的半导体存储器的动作。图3是示出图1和图2中所示的半导体存储器的动作的时序图。在图3中，首先进行读出动作，当与外部时钟CLK的第3个上升边缘同步而输入写入命令时，被切换为写入动作。在控制信号/CS、/CAS、/WE成为低电平且控制信号/RAS成为高电平时，写入命令被输入。

如图3所示，内部时钟I2的各脉冲是与外部时钟CLK的上升边缘同步地生成的。有写入命令输入时，到此时为止进行读出动作的半导体存储器开始写入动作，控制信号生成电路1把读写切换信号CRW从高电平迁移到低电平。

读写切换信号CRW处于高电平时，即读出动作时，图2中所示的读写脉宽控制电路2则起到单触发脉冲生成电路的作用。此时，读写脉宽控制电路2生成与内部时钟I2的上升边缘同步地上升，并具有由延迟元件10的延迟时间决定的脉冲宽度的单触发脉中作为读写脉宽控制信号I2RW。就是说，如图3所示，在读出动作时，读写脉宽控制信号I2RW的脉冲宽度此内部时钟I2的脉冲宽度小。

另一方面，读写切换信号CRW处于低电平时，即写入动作时，图2中所示的读写脉宽控制电路2的“与非”门11的输出总是为高电平。由于“与”门12的一个输入总是为高电平，读写脉宽控制信号I2RW则呈基本上与为另一个输入的内部时钟I2相同的信号波形。即，如图3所示，在写入动作时，读写脉宽控制信号I2RW的脉冲宽度基本上与内部时钟I2的脉冲宽度相等。

如此生成的读写脉宽控制信号I2RW被输入到列译码器3中，在读写脉宽控制信号I2RW处于高电平时，列译码器3把列选择信号Y活性化。在列选择信号Y被活化而处于高电平时，列选通器4把位线对BL、XBL与数据线对DL、XDL连接起来。换句话说，位线对BL、XBL与数据线对DL、XDL的连接期间由读写脉宽控制信号I2RW的脉冲宽度来决定。

还有，在无任何列的列选择信号Y被活化，且无任何位线对BL、XBL与数据线对DL、XDL相连接时，要对数据线对DL、XDL进行均衡和预充电处理。这是无论在读出动作还是写入动作时也一样的。

在读出动作时，被检测放大器SA放大了的位线对BL、XBL的电位，在位线对BL、XBL与数据线对DL、XDI相连接时，被传送到数据线对DL、XDL中。之后，数据线对DL、XDL的电位被读出放大器6放大，并传送给数据读出总线RDB、XRDB，通过数据输出电路7作为读出数据从端子DQ向外部输出。此时，由于读写脉宽控制信号I2RW的脉宽比内部时钟I2的脉宽窄，数据线对DL、XDL与位线对BL、XBL的连接期间也相对地变窄，因此，即使在外部时钟CLK的频率变高的情况下也可保证足够的为均衡数据线对DL、XDL的电位的均衡时间。这样，在读出数据之前，能对数据线对DL、XDL的电位进行充分的均衡处理，故可实现高速的数据读出。

另一方面，在写入动作时，被施加给端子DQ的写入数据被输入到数据输入电路8中，并传送到数据写入总线WDB、XWDB中。数据写入总线WDB、XWDB的电位差被写入放大器9放大。在数据线对DL、XDL与位线对BL、XBL连接时，数据线对DL、XDL被驱动，并通过列选通器4位线对BL、XBL也被驱动。位线对BL、XBL的电位差通过晶体管T3传递给电容器C1，就这样把数据写入存储单元MC中。此时，由于读写脉宽控制信号I2RW的脉宽基本上与内部时钟I2的脉宽相等，数据线对DL、XDL与位线对BL、XBL的连接期间也相对地变长。因此，即使外部时钟CLK的频率变高时，也可在数据线对DL、XDL的电位发生大摆动的状态之下，在足够的时间内把数据线对DL、XDL与位线对BL、XBL连接起来，故能实现稳定的数据写入。

如上所述，按照本实施例所涉及的半导体存储器，在读出动作中，为均衡数据线对DL、XDL的电位可保证足够长的时间，故能实现高速的数据读出，并在写入动作中，可保证足够的位线对BL、XBL与数据线对DL、XDL的连接期间，故能实现确实的数据写入。

综上所述，按照本发明所涉及的半导体存储器，可在读出动作和写入动作中分别设定不同的位线对与数据线对的连接时间。因此，在读出动作中可保证充分长的均衡数据线对的电位的均衡期间，在写入动作中可保证足够长的位线对与数据线对的连接期间。结果，可实现高速且稳定的读出、写入动作。

Claims

1．一种半导体存储器，其特征在于包括：

具有配置成矩阵形状的多个存储单元的存储单元阵列；

对应于上述存储单元阵列中的每一个列分别设置的多个位线对；

向上述存储单元阵列传送写入数据并从上述存储单元阵列传送读出数据的数据线对；

在读出动作和写入动作中，选择上述多个位线对之中的一个位线对，从而控制切换所选出的一个位线对与上述数据线对之间的连接/非连接状态的控制装置；

在读出动作中，在上述多个位线对中无任何一个也连接于上述数据线对之期间，将上述数据线对的电位均衡起来的均衡装置；以及

在写入动作中，按照已输入的数据来驱动上述数据线对的写入放大器，

上述控制装置被设计为：即使在读出动作和写入动作的周期相同的情况下，可在读出动作和写入动作中分别设定不同的上述一个位线对与上述数据线对的连接期间。

2．根据权利要求1所述的半导体存储器，其特征在于：

上述控制装置把写入动作时的上述一个位线对与上述数据线对的连接期间设定为比读出动作时的连接期间长。

3．根据权利要求1所述的半导体存储器，其特征在于：

与一定周期的外部时钟同步地进行读出动作和写入动作。

4．根据权利要求3所述的半导体存储器，其特征在于：

上述控制装置具备：

生成与上述外部时钟同步且脉冲宽度在读出动作和写入动作时各不相同的脉冲信号作为读写脉宽控制信号的读写脉宽控制电路；

按照从外部输入的列地址选择上述存储单元阵列中的一列，并在上述读写脉宽控制信号处于一个逻辑电平时，将所选择的列的列选择信号活性化的列译码器；以及

对上述多个位线对中的每一个分别设置，并在所对应的上述列选择信号活性化时，将所对应的位线对与上述数据线对连接起来的多个列选通器。

5．根据权利要求4所述的半导体存储器，其特征在于：

上述读写脉宽控制信号的脉冲宽度在写入动作时比在读出动作时大。

6．根据权利要求4所述的半导体存储器，其特征在于：

上述读写脉宽控制电路具有延迟装置，在读出动作时，生成其脉宽由上述延迟装置的延迟时间决定的单触发脉冲作为上述读写脉宽控制信号。