JPH01122097A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリに関し、特に、書き込み動作の
゛制御に関する。

〔従来の技術〕

この種の半導体メモリ、特に、ダイナミック型のランダ
ムアクセスメモリ（ＤＲＡＭ）において、書き込み動作
の制御は、外部制御信号であるＲＡＳ（行アドレススト
ローブ信号）、ＣＡＳ（列アドレスストローブ信号）及
びＷＥ　（ライトネーブル信号）によって行なわれてい
る。ＲＡＳ信号は、個々のメモリの活性化信号であり、
行（ＲＯＷ）側アドレスを取り込みメモリセルのトラン
スファゲートを活性化し、さらにセンスアンプ（Ｓｅｎ
ｓｅ　　ＡＭＰ）を活性化して、ＤＲＡＭ特有のリフレ
ッシュ（Ｒｅｆｒｅｓｈ）動作を行なう外部信号であり
、ＣＡＳは列（Ｃｏ　ｌｕｍｎ）側アドレスを取り込み
、センスアンプによって増幅されたセルデータをデイジ
ット線を介して工１０バスに伝達し、データアンプによ
って、これをさらに増幅して、データアウトバッファに
入力し、セルのデ−タを外部出力ピンであるＤｏｕｔ又
はＩｌｏに出力するという、データの制御を行なってい
る外部信号である。又、■は、ＲＡＳ及びＣＡＳによっ
て活性化されたサイクルが、書き込みであるか、読み出
しであるかの制御を行なう外部信号である。

従って、従来のＤＲＡＭにおいては、書き込み動作は、
Ｗ１°信号そのものと、メモリの活性化信号であるＲＡ
Ｓ及び、データの制御を行っているＣＡＳとによって規
定されており、外部アドレス信号によって指定された選
択セルに対し、書き込み又は読み出しを行なう動作は、
通常ＲＡＳ、ＣＡＳ及び、書き込みの場合Ｗ１−の１回
の活性化、　　によって規定されている。又、行アドレ
スを固定して、同−ｗｏｒｄ線上のセルを次々にランダ
ムに選択を行なうＰａｇｅモードでは、１回のＲＡＳの
活性化中にＣＡＳをトグルし、又、ＷＥの制御によって
選択アドレスを決定して、書き込み又は、読み出しを行
っている。このページ（Ｐａｇｅ）モードにおいても、
１回の選択アドレスセルへのアクセスは、列側アドレス
を取り込みデータ系の制御を行っているＣＡＳの１回の
活性化について、書き込み又は読み出し、又はり−ドモ
ディファイライトと呼ばれる読み出し書き込み動作が一
度実行されるのみであった。

しかしながら、最近の半導体メモリの高性能化、高機能
化に伴い列側をスタティック化したスタティックカラム
モードの採用によって、列デコーダや、データアンプ、
データアウトバッファの制御をＣＡＳ信号から分離し、
外部アドレス信号そのものを用いてこれらデータ系の制
御を行なう様なメモリが登場して来ている。スタティッ
クカラムモードのＤＲＡＭは、メモリの活性化、行側ア
ドレスの取り込み及びリフレッシュ制御を行なう“ＲＡ
Ｓの活性化を行ないワードの選択、リフレッシュを行な
い、データアウトバッファの制御と、ＣＢＲリフレッシ
ュ及びアーリライトの判定のみを行なうＣＡＳを活性化
すると、ＣＡＳをトグルすることなしに、アドレスの切
り換えのみで、同一ワード上のメモリセルへのアクセス
が可能となるメモリであり、１つのメモリセルへのアク
セスは、アドレスの切換周期のみに依存することになる
。つまり、同一ワード上のメモリセルに対し、スタティ
ックカラムモードを用いて、アクセスし、そのデータを
読み出す場合には、外部アドレスを指定アドレスに設定
してこれを一定時間保持することによってｔＡＡと呼ば
れるアドレス切換からのアクセスタイムを要してデータ
が出力されることになる。設定アドレスの一定時間保持
を行なわない場合には、このサイクルは、破棄され、次
に入力されたアドレスによる選択セルのデータ読み出し
に移行し、次々に同一ワード上のセルに対するアスセス
が行なわれる。この様なスタティックカラムモードの読
み出しに対し、スタティックカラムモードでの書き込み
は、ＣＡＳトグルの様な、一つの動作を規定する周期の
設定が不確実なため、所望のアドレスに対する所望デー
タの書き込みが不確実になる危険が存在する。つまり、
アドレスの切換に対して書き込み動作を制御するＷｌ−
信号の活性化時間や、書き込みデータの設定時間を同期
させて入力しなければならず、アドレスの切換のみで、
選択アドレスセルに対する入力データの書き込みを規定
することは実使用上困難であり、゛外部Ｗｌ信号による
書き込みセルの固定が必要となる。スタティックカラム
モードを用いた書き込みは、ＷＥ゛信号の活性化によっ
て開始され、Ｗπ信号活性化時の指定アドレスに対して
書き込みが行なわれることになる。

この様に、スタティックカラムモードでの書き込み、読
み出し動作によって、ランダムに選択セルを切り換えな
がら、ランダムに書き込み、読み出しを行なう場合には
、書き込み動作の終了に対する規定は、重要な問題にな
ってくる。すなわち、スタティックカラムモードでは、
書き込み動作のスタートとして、Ｗπ活性化するが、選
択セルに対する書き込みが終了して、Ｗｌが非活性化状
態のもどると、ここからは、読み出し動作が始まること
となり、この時点でアドレスの切換が行なわれない場合
には、同一セルに対して、前動作によって書き込まれた
データの読み出しがなされなければならない。この場合
のアクセスの規定は、アドレスの切換が存在しないため
、■の活性化、又は非活性化時からのアクセスとなる。

しかし、ＷＥｏの非活性化の時間は、ＩＣ内部の書き込
み動作とは同期していないことが多いため、■の非活性
化時からのアクセスを定義する場合には、Ｗｌｏのパル
ス幅に対する制約が多くなってしまう。一方、Ｗｌ−の
活性化時からのアクセスを定義する場合には、ＷＥｏの
パルス幅は他の動作モードと同程度のパルス幅を保てば
他の制約は無く、内部で自動的に書き込み動作から、読
み出し動作へ移行すれば一定の時間内に出力を得ること
ができる。

従来、この様な、書き込み動作から、読み出し動作へ、
外部信号の制御なしに移行する回路を実現する場合、実
際のセルへの書き込み動作と並列して、タイマー信号を
用い、書き込み開始から、一定時間のデイレイをとって
、書き込み終了信号を発生させて、これをもって、読み
出し動作への移行を行っていた。第６図に、この書き込
み終了信号発生回路の一例を示す。この回路は、ＷＥの
活性化により、活性化時にハイレベルとなる信号を、第
１の反転信号発生回路によって発生させ、この第１の反
転信号を入力とする、インバータ奇数段等によって実現
される第２の遅延を伴う反転信号発生回路の第２の出力
信号と、第１の反転信号との２つを入力信号とする第１
のＮＡＮＤ回路とこのＮＡＮＤ回路の出力信号を入力信
号とする第３の反転回路とによって構成され、ＷＥ−の
活性化の立ち下がりエツジをうけて、この回路の出力信
号φ７が立ち上がり、これによって書き込み動作を開始
し、一定時間後にφ７が立ち下がり、これによって読み
出し動作を開始するという内部書き込み読み出し自動移
行回路が、このワンショット回路によって実現されてい
る。

〔発明が解決しようとする問題点〕

上述した従来の書き込み読み出し内部自動移行回路によ
る動作モード変換は、選択セルに対する書き込み動作が
、完全に行なわれた後に読み出しが行なわれなければな
らないにもかかわらず、書き込み動作終了信号の発生時
間には、選択セルの書き込みの度合を知るための情報は
何ら含まれておらず、単に、前述した第２の遅延を伴う
反転信号発生回路の遅延時間によってのみ信号発生の時
間が規定されてしまうため、この遅延時間を十分長くと
り書き込み動作終了信号の立ち下がり時間を、遅くして
、選択セルに書き込まれる時間に対する動作余裕を十分
とってやる必要が生じ、結果的に、次の読み出し動作ス
ピードが遅くなってしまうという欠点がある。

〔問題点を解決するための手段〕

本発明の書き込み読み出し内部自動移行回路は、書き込
み動作によって、電源、又は電源レベル付近の小振幅動
作を行なっているＩ１０ペアが、電源付近と、グランド
付近へのレベル変化を生じることを利用して、書き込み
終了信号を発生させ、読み出し動作への移行を行なうも
のであり、工１０ペアの変化を観測する工１０レベルデ
ィテエクタと、外部入力信号ＣＡＳ、ＷＥ°を入力信号
とするライト系制御信号を有している。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は、本発明の一実施例を示すブロックダイヤグラ
ムである。メモリマトリクス、センスアンプ行及び列デ
コーダ、Ｙ−スイッチよりなるメモリアレイ部と、ビッ
ト線対とＹ−スイッチを介して接続する工１０バス、読
み出し用のプーラアンプ、書き込み用のライトアンプ、
データインバッファ、データアウトバッファ、データ転
送用のリードライトバス及び外部信号入力ＷＥ、ＣＡＳ
及びＩ１０バスから成り、書き込み時には、外部書き込
みデータＤＩＮまたはｌ１０ｉのデータをＤｉｎ　Ｂｕ
ｆｆｅｒを通して、リードライトバス（ＲＷＢＳ）に伝
達し、書き込み時の制御信号であるφ１４．をゲートコ
ントロール信号とするトランスファトランジスタＱ、３
．　Ｑ２．を介して工１０バスに書き込み、ここから選
択セルにデータを書き込む。この場合、Ｉ１０バスは、
当然のことながら、Ｖｃｃ、ＧＮＤ間のフルスイング動
作を行なうことになる。読み出しの場合には、メモリの
カラム側スタティック化に伴い、Ｙ列アドレスのスタテ
ィック変化をうけて、列デコーダは、Ｉｌｏと、Ｄｉｇ
ｉｔ線との接続切り換えを次々に行なうため、電流面か
らも、高速化の面からも、Ｉｌｏは、ＶＣＣ付近の微小
差信号動作となる場合が多い。本発明は、書き込み時、
読み出し時のＩ１０１００違いを利用する。

第２図は、スタティックカラムモード、　　Ｉ１０微小
差信号読み出し方式メモリの制御信号のタイムチャート
の一例である。ＲＡＳの活性化時には、行アドレスとし
て外部アドレスを取り込み、ＣＡＳの活性化時には、第
１の列アドレスとして、又、通常の第１の場合のＲＡＳ
／ＣＡＳの動作の列アドレスとして、Ｙｌが取り込まれ
る。このとき、Ｗｌ−信号が、ハイレベルであり、読み
出し動作に入るとすると、Ｄｏｕｔｐｉｎには、ｔ　Ｒ
ＡＣ又はｔＡＡ又はｔ。ＡＣの時間を要して、Ｃｅ１ｌ
データが出力される。このとき、読み出し側のコントロ
ール信号φ８．φ８５等は活性化されてハイレベルとな
っている。（逆論理の場合はロウレベルとなる）。行デ
コーダ及び列デコーダによって選択されてＩ１０バスに
出力された選択Ｃｅ１ｌのデータは、φ８．をゲートコ
ントロール信号として入力されたトランスファトランジ
スタＱ、、、Ｑ２゜がｏｎするため、このトランジスタ
を通してＤａｔａＡＭＰに伝達され増幅されて、ＲＷＢ
Ｓ、ＤｏｕｔＢｕｆｆｅｒを通して出力されることにな
る。また、書き込み側のトランスファトランジスタＱ２
３．　Ｑ２４は、φ７．がロウレベルであるためｏｆｆ
状態となっているが、Ｉ／○バスロードトランジスタＱ
２１１　Ｑ２□は、逆極性でありｏｎ状態となるため、
工１０バスには、このトランジスタＱ２．．　Ｑ２□を
通して電荷が供給され、ｖｃｏレベル付近へつり上げら
ｈる。このためＩ１０バスペアのうちのロウベレル側の
工１０は、ロードトランジスタＱ２１、又はＱ　２２と
Ｙ−３Ｗ）ランジスタと、Ｓ　ｅ　ｎ　ｓ　ｅＡＭＰの
引き落としトランジスタの能力レシオによるり、Ｃ，レ
ベルとなり、もう一方のＶ。Ｃレベルとなるハイレベル
側のＩｌｏ線との微小差信号読み出しが実現される。次
サイクルにおいて、Ｗｌがロウレベルとなり活性化する
と、ここから書き込みが開始され、このときの別個のア
ドレスをＬａｔｃｈして、選択Ｃｅ１ｌを固定する。こ
のとき、書き込みフントロール信号が活性化されて、ト
ランジスタＱ２．．　Ｑ２．がｏｎｅ、、Ｉｌｏ線は、
Ｖ　ｃｃ　、　Ｇ　Ｎ　Ｄ間のフルスイング動作を行な
う。

第３図は、工１０線のスタティックカラムモード時の動
きを示したタイムチャートであり、本発明の書き込み読
み出し内部自動移行回路の動作をしめしたものである。

次に第３図を用いて、本発明の基本動作を説明する。ス
タティックカラムモードにおいてＷＥが活性化されて、
書き込み動作に入ると、Ｗｌ−の立ち下がりをうけて、
書き込み制御信号φ７、φｗ３が活性化される。この動
作は、従来のものと同一であり、この動作により、Ｉｌ
ｏ線、Ｄｉｇｉｔ線、Ｃｅ１１への書き込みが開始され
る。次に、Ｉｌｏ線への書き込みが完了、つまり、読み
出し状態であるＶ。。付近のレベルから、一方のＩｌｏ
線が、ＧＮＤレベルへ低下すると、これをうけて、書き
込み制御信号であるφア、φッ、を非活性化し、書き込
み動作を終了させる。これにより、自動的に、読み出し
状態へ移行し、Ｄｏｕｔが出力される。これらの一連の
動作により、書き込み終了後の読み出しアクセス時間が
、むだ時間なしとなり、従来より、高速化されるわけで
ある。Ｉｌｏ線の一方のレベルがＧＮＤとなることをう
けて、信号変化を行なう回路は、Ｉｌｏ、７万を入力す
る２人力ＮＡＮＤ回路等により容易に実現可能であり、
第３図に示した、シーケンスを実現するための回路例を
第４図に示す。ＮＯＲ回路０２に入力されるＣＡＳはイ
ニシャライス用、ＮＡＮＤ回路Ａ６に入力されるＷＥに
よって、書き込み制御信号φ７が活性化され、ＮＡＮＤ
回路Ａ１に入力されるＩ１０ペアのどちらかが低レベル
に変化することにより、φ７が非活性化される。ＮＯＲ
回路０１及びＮＡＮＤ回路Ａ２に入力されるＷ１″は、
Ｗｌのパルス幅に対する制限を緩和するためのものであ
り、この回路により、工１０ベアの一方゛の低レベル化
が、Ｗｌ−活性化時であっても、非活性化後であっても
書き込み信号φ１、が正確に非活性化される様になって
いる。第５図に、第４図に示す実現回路例のタイミング
チャート図を示す。

〔発明の効果〕

以上説明したように本発明は、スタティックカラム動作
を実現する上で必要となるＩ１０微小差信号読み出し動
作の特徴を生かし、書き込み動作終了判定をＩ１０線の
一方が、低レベルに変化することに求め、これを利用し
て、タイマー等による書き込み終了信号のレーシングに
対する安定動作のためのマージン用むだ時間を省き、書
き込み後の読み出しアクセス時間を短縮できるという効
果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すメモリのブロック図、
第２図はスタティックカラム動作の書き込み、読み出し
制御を示すタイミングチャート図、第３図は、本発明の
基本動作を示すタイミングチャート図、第４図は、本発
明を実現する一輪理回路例、第５図は第４図の回路の動
きを示すタイミングチャート図、第６図は従来の書き込
み動作発生回路例であり、図中のＱは電界効果トランジ
スタを、ＡはＮＡＮＤ回路を、０はＮＯＲ回路を、■は
インバータを、φは制御信号をＣは容量をそれぞれ示し
ている。 代理人　弁理士　　内　原　　　晋 弗　３　図 〉１々

Claims (1)

【特許請求の範囲】
1. 列アドレスの変化によって、出力回路を制御して読み出
   しを行ない、外部書き込み制御信号によって列アドレス
   の固定を行なって書き込み動作を行なう、列側のスタテ
   ィック化を行った半導体メモリの、行側アドレス固定後
   列アドレス変化及び外部書き込み制御信号とによって制
   御されるスタティックカラムモード動作中の、書き込み
   動作後の読み出し動作及び読み出し時間の制御において
   、書き込み動作から読み出し動作へ移行する際の書き込
   み終了信号の発生時間制御にデータバス線の電位変化を
   利用することを特徴とする半導体メモリ。