TW442791B

TW442791B - Semiconductor memory apparatus

Info

Publication number: TW442791B
Application number: TW088104299A
Authority: TW
Inventors: Jun Horikawa
Original assignee: Matsushita Electric Ind Co Ltd
Priority date: 1998-04-27
Filing date: 1999-03-18
Publication date: 2001-06-23
Also published as: KR19990083494A; CN1233839A; US6172919B1; JPH11306758A; KR100566615B1

Description

'4 42 7 ί：五、發明說明（1) 【發明之所屬技術領域】本發明為屬於有關半導體記憶裝置之技術，特別是關於與外部時脈同步，在既定週期上進行讀取*寫入之半導體記憶裝置。【先前技術】近年，各式各樣的機器使用與外部時脈同步且高速運作之半導體記憶裝置如同步DRAM等。在這樣的時脈同步式之半導體記憶裝置上，根據外部時脈來產生讓裝置内部之各電路運作的定時信號。而DRAM 為具有像這樣行選擇閘之活性化信號的定時信號。行選擇閘活性化信號是控制設於針對記憶體單元陣列的各列而設置的位元線對和資料線對之間的行選擇閘之開關時機的定時信號。根據行位址來選擇行選擇閘時，其行選擇閘活性化信號在活性化時為ON，此時，連接對應的位元線對與資料線對。讀取動作時，從記憶體單元向位元線對所讀取的資料根據感測放大器來增幅，經由成為〇 N的行選擇閘來轉送至資料線對。轉送至資料線對的資料更藉由讀取放大器來增幅，經由資料輸出電路來輸出至裝置外部。另一方面，當寫入動作時，從裝置外部所輸入的資料經由資料輸入電路輸入至寫入放大器，寫入放大器依照該資料來驅動資料線對後，經由成為ON的行選擇閘將資料轉送至位元線對。

1年12月21 S 修正五、發明說明圖4為表示先前半導微~ ^ ,,PTr „ AL A J干等體5己憶裝置之運作的時間圖。於圓 4上，CLK為外部時脈、/Γς; /D. c ,

Wi& ΤΠΙΒΛ 了脈 /CS、/RAS、/CAS，/ffE 為控制信唬，IR W為行選擇閘活，地几a站 v上媒产缺.. 性化“唬，γ為控制行選擇閘的行選擇k唬。在圖4上，首洙冰―疋 ^ X ^ η ^ *貫先進灯讀取動作’在與外部時脈CLK 的第3正緣同步時來輪人皆 ^ λ . . a 寫入各π ，藉此轉換到寫入動擇閉活性化信號W為高電位來時性行化二選擇作號v一士失宜恭屯1町攸亦往化為问電位。而行 Μ廿违拉似成丹对應的订選擇開則為ON，藉b連接對應之位元線對和資料線對。欲解決前的半作時產動作時動資料讓感測電位在變為ON 一定要方面，讀取動作此在讀取資料線的電位。若不如【發明所在先其高速運寫入元，在驅對，必須料線對的行選擇閘動作時，接期間。另一幅慢，因資料線對之問題】導體記憶生以下的 ’寫入放線對的同放大器所大振幅狀使資料線充分長期裝置上，問題。大器為了時也經由閂鎖的資態下，必對和位元間確保資時，通常對的資料此’則需提向外部時脈的頻率使將資料寫入記憶體單行選擇閘來驅動位元線料反轉不可。因此，資須經過相當的時間，線對連接。意即，寫入料線對與位元線對的連因為資料線對的電位前必須事头* V 振先充分地等化化很長的時間去消除以第5頁 4 42 79 1 五、發明說明（3) 前留存在資料線對上的資料而使得讀取動作變慢。意即，讀取動作時，一定要充分長期間確保資料線對電位的等化期間。如同已說明，在先前的半導體記憶裝置上，行選擇閘活性化信號I RW的讀取動作及寫入動作都在同一時間變化，因此，行選擇閘在ON的期間，也就是資料線對與位元線對連接的期間其讀取動作和寫八動作相同。如前所述，在先前的半導體記憶裝置上提高外部時脈的頻率使其高速運作時，就很難有安定的運作。意即，在先前的半導體記憶裝置上，若想要在寫入動作時去長期地確保資料線對與位元線對的連接期間的話，則在讀取動作時便很難充分長期間確保資料線對的電位之等化期間。另一方面，若想要於讀取動作時縮短資料線對與位元線對的連接期間來長期地確保資料線對的電位之等化期間的話，則在讀苹動作時便很難充分長期間確保資料線對與位元線對的連接期間。有鑑於上述問題，本發明以能實行高速且安定之讀取•寫入動作的半導體記憶裝置為課題。【解決問題之手段】為解決上述的問題，申請專利範圍第1項的發明所採取的解決手段為具有記憶體單元陣列，具有配置成行列狀之複數記憶體單元；複數位元線對，針對上述記憶體單元陣列之各列所設置；資料線對，轉送寫入至上述記憶體單

442791 五'發明說明（4) 元陣列之資料及從上述記憶體單元陣列所讀取之資料；控制機構，在讀取動作及寫入動作上，選擇上述複數位元線對中的一個位元線對來控制轉換此一位元線對和上述資料線對的連接·非連接，‘等化機構，在讀取動作時，上述複數位元線對都沒有連接到上述資料線對之期間，使該電位相等；寫入放大器，在寫入動作上，隨著所輸入的資料來驅動上述資料線對；雖然讀取動作和寫入動作的週期相同，但可將讀取動作和寫入動作個別地獨立來設定上述一個位元線對和上述資料線對的連接期間來構成上述控制機構的半導體記憶裝置。根據申請專利範圍第i項的發明，雖然讀取動作和寫入動作的週期相同，但由於可以將讀取動作和寫入動作個別地獨立來設定位元線對與資料線對的連接期間，因此於讀取動作時可將位元線對與資料線對的連接期間縮短，另一方面，也可在寫入動作時延長位元線對與資料線對的連接期間。因此，在讀取動作上，由於能充分長期間確保資料線對之電位的等化期間，而使資料可以高速地讀取，同時在寫入動作上由於能充分長期間確保位元線對與資料線對的連接期間，而使資料可以確實地寫入，故可實行高速且安定的讀取•寫入動作。又，於申請專利範圍第2項的發明上，以上述申請專利範圍第1項的半導體記憶裝置之控制機構，來設定寫入動作時在上述一個位元線對與上述資料線對的連接期間比讀取動作時的長。

442 79 1 五、發明說明（5) 根據申請專利範圍第2項的發明，因設定寫入動作時的位元線對與資料線對的連接期間比讀取動作時的長，所以在讀取動作上能充分長期間確保資料線對的等化期間，故能高速地讀取資料，同時由於在寫入動作上能充分長期間確保位元線對與資料線對的連接期間，因此能確實地寫入資料。故可實行高速且安定的讀取•寫入動作。此外，在申請專利範圍第3項的發明上，上述_請專利範圍第1項的半導體記憶裝置為以一定週期的外部時脈來同步進行讀取動作及寫入動作。又，在申請專利範圍第4項的發明上，上述申請專利範圍第3項的半導體記憶裝置的控制機構具有讀取寫入脈衝寬度控制電路，與上述外部時脈同步，而且脈衝寬度在讀取動作和寫入動作上產生不同的脈衝信號來作為讀取寫入脈衝寬度控制信號；行解碼器，依照從外部所輸入的行位址來選擇上述記憶體單元陣列的列，上述讀取寫入脈衝寬度控制信號為一個邏輯單位時來活性化已選擇列的行選擇信號；複數的行選擇閘，針對每一個上述複數位元線對所設置，對應之上述行選擇信號已活性化時，連接對應的位元線對與上述資料線對。根據申請專利範圍第4項的發明，行選擇閘依照讀取寫入脈衝寬度控制信號的脈衝寬度來決定位元線對與資料線對的連接期間。在讀取動作和寫入動作上，由於讀取寫入脈衝寬度控制信號的脈衝寬度不同，因此在讀取動作和寫入動作上可將位元線對與資料線對的連接期間設定成不

442 79 1 五、發明說明（6) 同期間。故用簡單的構成可實現與外部時脈同步來實行高速且安定的讀取•寫入動作之半導體記憶裝置。而且於申請專利範圍第5項的發明上，上述申請專利範圍第4項的半導體記憶裝置之讀取寫入脈衝寬度控制信號的脈衝寬度在寫入動作時比讀取動作時長。此外，於申請專利範圍第6項的發明上，上述申請專利範圍第4項之半導體記憶裝置的上述讀取寫入脈衝寬度控制電路具有延遲機構，並於讀取動作時，根據上述延遲機構的延遲時間，將具有固定脈衝寬度之單擊脈衝來產生上述讀取寫入脈衝寬度控制信號。根據申請專利範圍第6項的發明，將讀取動作上的位元線對與資料線對的連接期間和寫入動作時的分開，根據延遲機構的延遲量可以來設定所希望的值β 【發明之實施形態】以下，以圖示來說明有關本發明之實施形態。圖1為表示有關本發明之一實施形態的半導體記憶裝置之方塊圖。於圖1上，MC為由容量C: 1及電晶體Τ3所構成的記憶體單元，藉由配置成行狀列之複數記憶體單元MC來構成記憶體單元陣列ΜΑ。SA為使用由Ν通道電晶體Τ4、Τ5 及Ρ通道電晶體Τ6、Τ7所構成的閂鎖電路之感測放大器， BL、XBL為對記憶體單元陣列ΜΑ的各列所設置的位元線對，WL為對記憶體單元陣列的各行所設置的字元線。又，在圖1上簡單地只以一個記憶體單元MC做為代表來表示，

442791 五、發明說明（7) 此外，也只以1個感測放大器SA、1對位元線對BL、XBL及1 條字元線來分別地表示。在實際的半導體記憶裝置上，如同一般所熟知，分別設置相當於記憶體單元陣列Μ A列數之個數的感測放大器SA及位元線對BL、XBL，此外，設置相當於記憶體單元陣列MA行數之個數的字元線WL。 1為根據從半導體記憶裝置的外部所供給的外部時脈 CLK及控制信號/CS、/RAS、/CAS、/WE來產生且輸出控制裝置内部的内部控制信號之控制信號產生電路^ 2為根據在控制信號產生電路1上所產生的内部控制信號的一部份之内部時脈12及讀取寫入轉換信號CRff來產生讀取寫入脈衝寬度控制信號1 2RW之讀取寫入（R/W )脈衝寬度控制電路。3為根據由讀取寫入脈衝寬度控制信號丨2RW和從外部所輸入之行位址（無圖示）為基礎所產生的行位址預解碼信號CA來產生行選擇信號Y之行解碼器^ 4為由電晶體T1、 T 2所組成’依照行選擇信號γ來轉換並控制位元線對B L、 XBL與資料線對DL、XDL的連接•非連接之行選擇閘。於實際的半導體記憶裝置上’該行選擇閘4也設置於每個位元線對BL ' XBL上。、讀取寫入脈衝寬度控制信號I2RW是相當於在先前半導艘記憶裝置上的行選擇問活性化信號，於 < 取動作:寫人動作上為了轉換並控制行選擇信號γ的脈衝寬度之信號' 行選擇信號Y在讀取寫入脈衝寬度控制信號121^為^電u位期間被活性化’而成為高電位。當行選擇信號γ已=性化時’行選擇閘4連接位元線對BL、XBL及資ϋ對儿、

第10頁

五、發明說明（8) XDL » 5是將資料線對DL、XDL預充電後，使該電位相等之等化機構的等化預充電電路，6為將資料線對DL、XDL的電位增幅，將轉送至資料線對的DL、XDL之資料傳達至讀取資料匯流排RDB、XRDB之讀取放大器*7為將讀取資料匯流排 RDB、XRDB的資料從端子DQ來輸出至外部的資料輸出電路，8為將端子DQ所施加之資料傳達至寫入資料匯流排 WDB、XWDB之資料輸入電路，9為依照寫入資料匯流排 WDB、XWDB的資料來驅動資料線對DL、XDL的寫入放大器。由控制信號產生電路1、讀取寫入脈衝寬度控制電路 2、行解碼器3及行選擇閘4來構成控制機構CTL。圖2為模組式地表示讀取寫入脈衝寬度控制電路2的内部構成之圖示。於圖2上，10為讓内部時脈12延遲之延遲機構的延遲元件，11為輸出延遲元件10及輸入讀取寫入轉換信號CRW之NAND閘，1 2是以内部時脈I 2及NAND閉1 1的輸出為輸入，而將讀取寫入脈衝寬度控制信號I2RW輸出的 A N D 間。參照圖3來說明有關顯示於圖1及圖2之半導體記憶裝置的運作。圖3為表示顯示於圖1及圖2之半導體記憶裝置的動作之時間圖。在圖3上，首先進行讀取動作，與外部時脈CLK的第3正緣同步時來輸入寫入指令，藉此轉換到寫入動作。寫入指令是依據控制信號/CS、/CAS、/WE為低電位且控制信號/RAS為高電位之時來輸入。如圖3所示，與外部時脈CLK的第3正緣同步來產生内

442 79 1 五、發明說明（9) 部時脈12的各脈衝。藉由輸入寫入指令，將及至目前進行讀取動作的半導體記憶裝置開始寫入動作，控制信號產生電路1讓讀取寫入轉換信號CRW從高電位移至低電位。讀取寫入轉換信號CRW為高電位時，意即讀取動作時，圖2所示之讀取寫入脈衝寬度控制電路2用來作為單擊脈衝產生電路。此時讀取寫入脈衝寬度控制電路2與内部時脈I 2的正緣同步升高’而且根據延遲元件1 〇的延遲時間來產生有固定脈衝寬度的單擊脈衝之讀出寫入脈衝寬度控制信號I2RW。意即如圖3所示，當讀取動作時，讀出寫入脈衝寬度控制信號I2RW的脈衝寬度變的比内部時脈12的脈衝寬度短。另一方面’當讀取寫入轉換信號CRtf為低電位意即寫入動作時，圊2所示之讀取寫入脈衝寬度控制電路2的NAND 閘1 1的輸出經常為高電位。由於讀取寫入脈衝寬度控制信號I 2 R W的A N D閘1 2的一端輸入經常為高電位，所以幾乎和另一端輸入的内部時脈I 2的信號波形相同，意即如圖3所示，寫入動作時’讀取寫入脈衝寬度控制信號丨2RW的脈衝寬度變的幾乎和内部時脈I 2的脈衝寬度相等。如此所產生的讀取寫入脈衝寬度控制信號I 2RW將其輸入行解碼器3，行解碼器3在讀取寫入脈衝寬度控制信號 I2RW為高電位時’將行選擇信號γ活性化。行選擇閘4在行選擇信號Y被活性化成為高電位時，將位元線對BL、XBL與資料線對DL、XDL相連接。意即，位元線對BL、XBL與資料線對DL、XDL的連接期間是由讀取寫入脈衝寬度控制信號

第12頁 4 42 79 1 五、發明說明（ίο) I2RW的脈衝寬度來設定。此外，資料線對DL、XDL的等化及預充電，是在任何列的行選擇信號Y都沒被活性化、任何的位元線對BL、XBL 都沒被連接時來進行的。這在讀取動作的場合及寫入動作的場合都是相同的》讀取動作時，當位元線對BL、XBL與資料線對DL、XDL 連結時，將藉由感測放大器所增幅的位元線對BL、XBL的電位傳達至資料線對DL、XDL。資料線對DL、XDL的電位藉由讀取放大器6來增幅後傳達至讀取資料匯流排RDB、 XRDB ’經由資料輸出電路7從端子DQ讀出至外部後作為資料被輪出。此時，由於讀取寫入脈衝寬度控制信號I2RW的脈衝寬度比内部時脈I 2的脈衝寬度還短，因此資料線對 DL、XDL與位元線對BL、XBL的連接期間相對地變短。因此，即使外部時脈CLK的頻率變高，也能充分長期間確保 μ料線對D L、X D L的電位之等化期間。因此，能將資料線對DL、XDL的電位在資料讀取前充分地等化，且能高速地讀取資料。另一方面，當寫入動作時，將施加在端子DQ的寫入資料輸入至資料輸入電路8後傳達至寫入資料匯流排WDB、 XWDB。讀取資料匯流排WDB、XWDB的電位差藉由讀取放大器9來增幅，當連接位元線對BL、XBL與資料線對DL、XDL 時’驅動資料線對DL 'XDL的同時，經由行選擇'閘4也來驅動位元線對BL、XBL。位元線對BL、XBL的電位差經由電晶體T 3來傳達至容量C1後資料寫入記憶體單元仏裡。此時，

第13頁年月曰補爲號 88104299 年月 a_ 五、發明說明（11) 由於讀取寫入脈衝寬度控制信號I2RW的脈衝寬度幾乎和内部時脈I 2的脈衝寬度相等，因此資料線對儿、xdl與資料線對BL、XBL的連接期間相對地變長。故，即使外部時脈 CLK的頻率變尚，在資料線對dL、XDL的電位於大振幅狀態下，經過相當的時間後，由於能連接資料線對DL、XDL和位元線對BL、XBL，因此能安定地寫入資料。根據有關像這樣的本實施形態之半導體記憶裝置，由於能充分長期間確保資料線對DL、XDL的電位之等化期間’因此於讀取動作上能高速地讀取資料，同日夸，由於能充分長期間確保位元線對BL、XBL與資料線對儿、x])l的接期間，因此於寫入動作上能確實地寫入資料。【發明之效果】如上述之說明，根據有關本之半由於可以將讀取動作和寫 =置嫂取動作上的資料因此能分別充分長期間確保讀 _ : 1卞上的頁料線對之電位的等化期間及寫 π線對與資料線對的連 =上的位的讀取.寫入動作。精此」貫灯高速且安定【圖示之簡單說明】實施形態的半導體纪憶裝圖1 :表示有關本發明之— 置之構成方塊圖。圖2 表不有關顯示於圖1之本發明-實施形態的半導

第14頁 4 42 73i 五、發明說明（12) 體記憶裝置之讀取寫入脈衝寬度控制電路之電路圖。圖3 :表示有關顯示於圖1及圖2之本發明一實施形態的半導體記憶裝置的動作之時間圖。圖4 :說明先前的半導體記憶裝置之動作的時間圖。【符號之說明】 MO記憶體單元 MA〜記憶體單元陣列 BL元線對 DL ' XDL~資料線對 CTL~控制機構 2 ~讀取寫入脈衝寬度控制電路 3〜行解碼器 4〜行選擇閘 1 0〜延遲元件（延遲機構） C L K〜外部時脈 Y〜行選擇信號 I 2RW〜讀取寫入脈衝寬度控制信號

第15頁

Claims

4 ^ __ 纪棄—88104299

六、申請專利範i— 1. 一種半導體記憶裝置，其具備：記憶體單元睁列，具有配置成行列狀之複數記憶體單元置料複數位元線對，針對該記憶體單元陣列之各行所設資料線對’傳送由該記憶體單元陣列讀取或寫入之資號，制信號產生器，對應外部時脈信號及控制輸入信產生内部時脈信號及讀取寫入切換信號；讀取脈衝寬度控制器，對應該内部時脈信號及該讀取宜刀信號，產生讀取寫入脈衝寬度控制信號，該入脈衝寬度控制信號具有依讀取動作或寫入動作模式而變化之脈衝寬度；勒邗模行，行解碼器，依照行位址選擇該記憶體單元陣列之— 4並於該讀取寫入脈衝寬度控制信號被活性化與該選擇之行相關之行選擇信號；顯不，所行選擇閘：該各行選擇閘係針對各該複數位元線开铋 ’並於該行選擇信號被活性化時’將該對應的办凡線對連接至該資料線對；對應的位時，：於該複數位元線對皆未連接到該資料線辦吏於該資料線對之電位相等；及線對寫入放大器，對應寫入時所輸入之資料，驅動該資料其特徵為：

第16頁修正年月拉-乂捕蠢號 88104299 年修正六、申請專利範圍讀取寫入脈衝寬度控制器具備延遲機構，並於讀取動作時，根據該延遲機構之延遲時間，以單擊脈衝產生該讀取寫入脈衝寬度控制信號。 2.如申請專利範圍第1項之半導體記憶裝置，其中，該讀取寫入脈衝寬度控制信號於寫入動作時，具有與該内部時脈信號相同之脈衝。

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