KR0150499B1 - 동기형 메모리 - Google Patents

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KR0150499B1
KR0150499B1 KR1019940033836A KR19940033836A KR0150499B1 KR 0150499 B1 KR0150499 B1 KR 0150499B1 KR 1019940033836 A KR1019940033836 A KR 1019940033836A KR 19940033836 A KR19940033836 A KR 19940033836A KR 0150499 B1 KR0150499 B1 KR 0150499B1
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하츠히로 가토
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사토 후미오
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Abstract

본 발명은 워드선의 2중 선택을 회피하고 오동작이나 액세스 타임의 지연을 방지할 수 있는 동기형 메모리를 제공하는 것을 목적으로 한다.
본 발명은, 클록신호(CK)의 한쪽의 변화점에 동기하여 확정된 어드레스에 따라 워드선을 선택하고, 클록신호(CK)의 다른쪽의 변화점에 동기하여 모든 워드선을 비선택상태로 하는 부분 디코더(2) 및 메인 디코더(3)와, 클록신호(CK)의 한쪽의 변화점에 동기하여 선택된 셀로부터 출력되는 데이터를, 클록신호(CK)의 다른쪽의 변화점에 동기하여 모든 워드선이 비선택상태로 되기 전에 보존유지하는 제3센스앰프(6)를 갖추어 구성된다.

Description

동기형 메모리
제1도는 청구항 제1항에 기재된 본 발명의 1실시예에 관한 동기형 메모리의 구성을 나타낸 도면.
제2도는 제1도에 도시한 디코더의 1구성례를 나타낸 도면.
제3도는 제1도에 도시한 제3센스앰프의 1구성례를 나타탠 도면.
제4도는 제1도에 도시한 동기형 메모리의 동작타이밍차트.
제5도는 제1도에 도시한 동기형 메모리의 동작타이밍차트.
제6도는 제1도에 도시한 동기형 메모리의 동작타이밍차트.
제7도는 종래의 동기형 메모리의 구성을 나타낸 도면.
제8도는 제7도에 도시한 동기형 메모리에 이용되는 래치회로의 1구성례를 나타낸 도면.
제9도는 제7도에 도시한 동기형 메모리에 이용되는 래치회로의 다른 구성례를 나타낸 도면.
제9도는 제7도에 도시한 동기형 메모리에 이용되는 래치회로의 다른 구성례를 나타낸 도면.
제10도는 제7도에 도시한 동기형 메모리에 이용되는 래치회로의 다른 구성례를 나타낸 도면.
제11도는 제7도에 도시한 동기형 메모리에 있어서의 레지스터/레지스터방식의 동작타이밍차트.
제12도는 제7도에 도시한 동기형 메모리에 있어서의 레지스터/래치방식의 동작타이밍차트.
제13도는 제7도에 도시한 디코더의 1구성례를 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 어드레스 버퍼 2 : 부분디코더
3 : 메인 디코더 4 : 셀군(Cell群)
5 : 제1, 제2센스앰프 6 : 제3센스앰프
7 : 출력버퍼 8 : 기록회로
9 : 클록 버퍼 31 : 바이폴라 트랜지스터
32, 62 : N채널 FET 61 P채널 FET
[산업상의 이용분야]
본 발명은 클록신호에 동기하여 액세스되는 동기형 메모리(同期型 Memory)에 관한 것으로, 특히 스태틱형 랜덤·액세스·메모리(SRAM)에서의 액세스를 고속화한 동기형 메모리에 관한 것이다.
[종래의 기술 및 그 문제점]
클록신호에 동기하여 액세스동작이 행해지는 종래의 동기형 메모리로서는 예컨대 제7도에 도시한 바와 같이 구성된 것이 있다.
제7도에 있어서, 동기형 메모리는 외부로부터 어드레스신호를 받는 어드레스 버퍼(101)와, 어드레스신호를 디코드하여 액세스 데이터를 선택하는 제1 부분디코더(102), 제2 부분디코더(103), 메인 디코더(104), 액세스 데이터를 격납 보존유지하는 셀군(105), 셀군(105)으로부터 독출된 데이터를 센스증폭하는 제1, 제2센스앰프(106), 제3센스앰프(107), 센스증폭된 독출데이터를 출력하는 출력버퍼(108), 셀군(105)에 데이터를 기록하는 기록회로(109), 외부로부터 클록신호를 받아서 제1, 제2 부분디코더(102, 103), 제3센스앰프(107) 및 기록회로(109)에 클록신호와 동위상인 내부클록신호(CK1, CK2, CK3, CK4, CK5) 및 그 클록신호와 역위상인 내부클록신호(CK1B, CK2B, CK3B, CK4B, CK5B)를 각각 대응되게 공급하는 클록 버퍼(110)를 갖추어 구성되어 있다.
이러한 구성에 있어서, 레지스터/레지스터방식, 즉 제1 부분디코더(102)를 예컨대 제8도에 나타낸 래치회로로 구성하고, 제2 부분디코더(103)를 예컨대 제9도에 나타낸 래치회로로 구성하며, 제3센스앰프(107)를 제8도에 나타낸 래치회로와 제9도에 나타낸 래치회로를 짜맞추어 구성하고, 디코더 및 센스앰프에 레지스터를 갖추도록 하여, 어드레스신호와 독출데이터를 각각 보존유지하여 두는 방식에 있어서는, 예컨대 제11도에 나타낸 타이밍차트에 따라 액세스동작이 행해진다. 한편, 제8도 및 제9도에 나타낸 래치회로에 있어서 다입력(多入力)으로 논리를 취하는 경우에는 제10도에 나타낸 클록드(clocked) NAND(否定論理積)회로를 이용하도록 하면 된다.
제11도에 있어서, 사이클(4)의 독출사이클에서 클록신호(CK)의 상승 엣지에 의해 독출어드레스(RdAdd1)가 제1 부분디코더(102)에 거두어 들여져서 확정된다. 이때, 거두어 들여진 어드레스는 제1 부분디코더(102)에 의해 보존 유지된다. 제1 부분디코더(102)에 거두어 들여진 어드레스신호는 제2 부분디코더(103)를 매개하여 메인 디코더(104)에 주어지고, 워드선이 분할되어 이루어진 섹션 워드선중 예컨대 섹션 워드선(SWL2)이 메인 디코더(104)에 의해 선택됨과 동시에, 섹션 워드선(SWL1)이 비선택된다. 선택된 섹션 워드선(SWL2)에 접속된 셀로부터는 데이터가 비트선쌍(BL, BLB)으로 독출되어서 센스앰프에 의해 센스증폭되어 출력된다. 이때, 제3센스앰프는 레지스터를 갖추고 있으므로, 사이클(1)에 있어서는 앞의 사이클의 독출데이터를 보존유지하고 있다. 제11도에 도시한 바와 같이, 사이클(2)에 있어서는 클록신호(CK)의 상승 엣지에 동기하여 새로운 독출데이터(RdData1)가 확정된다.
다음으로, 독출동작으로부터 기록동작으로 이행하는 때에, 입출력핀이 공통인 경우에는, 독출데이터와 기록데이터의 충돌을 막기 위해 양 동작간에 제11도에 도시한 바와 같이 비사용(Dead) 사이클(2), (3)이 삽입된다.
다음으로, 사이클(4)에 있어서는 클록신호의 상승 엣지에 동기하여 기록어드레스신호(WrAdd4)가 거두어 들여져서 확정되고, 거두어 들여진 어드레스신호에 대응된 셀에 기록회로(109)를 매개하여 주어진 데이터가 기록된다.
이에 대해, 제1, 제2 부분디코더(102, 103)는 같은 구성으로 하고, 제3센스앰프를 제9도에 나타낸 래치회로로 구성하며, 동일 사이클내에서 어드레스신호의 확정과 데이터의 독출을 행하고, 이 데이터를 다음의 사이클에서 새로운 데이터가 독출되기까지 보존유지하는 레지스터/래치방식에 있어서는, 예컨대 제12도에 나타낸 타이밍차트에 따라 액세스동작이 행해진다.
제12도에 있어서, 독출데이터가 제1, 제2센스앰프(106)로 독출되기까지의 동작은 상술한 레지스터/레지스터방식과 같고, 사이클(1)에서의 클록신호(CK)의 하강 엣지에 동기하여 제3센스앰프(107)에서 독출데이터가 센스증폭되고, 사이클(2)에서의 클록신호(CK)의 상승 엣지에 동기하여 독출데이터는 제3센스앰프(107)에 래치되어, 사이클(2)에서의 클록신호(CK)의 하강 엣지까지 독출데이터는 보존유지된다.
이와같은 종래의 레지스터/레지스터방식 또는 레지스터/래치방식에 있어서, 워드선을 선택제어하는 메인 디코더(104)는 예컨대 제13도에 나타낸 바와 같이 구성되어 있다.
제13도에 있어서, 복수의 섹션 워드선 드라이버를 구동시키는 메인 디코더(104)는 부하가 극히 무겁게 되기 때문에 그 출력단을 바이폴라 트랜지스터(111)와 N채널 FET(전계효과 트랜지스터;112)로 구성하는 바, 양 소자의 접속점에 접속되는 메인 워드선(MWL)을 바이폴라 트랜지스터(111)로 충전시켜서 비선택으로 하고, FET(112)로 방전시켜서 선택하도록 하고 있다. 이와 같은 메인 디코더(104)는 메모리를 저전원전압에서 동작시키는 경우에 워드선의 구동력을 얻는 데에 극히 유효하다.
그런데, 칩면적의 증대를 초래하는 일 없이 한정된 점유면적에 있어서 출력단의 양 소자를 형성하려고 하면, 바이폴라 트랜지스터(111)와 FET(112)에서 구동력에 차이가 생기게 된다. 이 때문에, 워드선을 선택상태로부터 비선택상태로 이행시키는 경우와, 비선택상태로부터 선택상태로 이행시키는 경우에, 이행의 스피드가 다르다. 이로써, 워드선의 일시적인 2중 선택이 생길 우려가 있어서 오동작이나 액세스 지연의 원인으로 되고 있다.
또, 기록동작에 있어서는 제11도에 나타낸 바와 같이 섹션 워드선(SWL)이 확정되기까지 기록은 기다릴 필요가 있어서, 주기(사이클 타임)가 짧아지면 기록불량이 생기게 된다.
이상 설명한 바와 같이, 종래의 동기형 메모리에 있어서는 저소비전력화를 꾀하기 위한 저전원전압동작과 고속동작을 만족시키기 위해 고부하의 워드선을 구동시키는 디코더에는 바이폴라 트랜지스터와 FET로 이루어진 출력단이 채용되고 있었다.
그런데, 출력단을 바이폴라 트랜지스터와 FET로 구성한 경우에는, 한정된 점유면적에 형성된 양 소자의 구동력에 차이가 발생하여, 오동작이나 액세스동작의 지연이 발생하기 쉽게 된다는 문제를 초래하고 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 이루어진 것으로, 워드선의 2중 선택을 방지하여, 저전원전압에 있어서도 소형의 구성으로 고속동작을 달성하고, 또한 고속주기에 있어서도 기록불량을 발생시키지 않는 동기형 메모리를 제공하는 것에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위하여, 청구항 제1항에 기재된 발명은, 외부로부터 주어지는 클록신호 또는 외부로부터 주어지는 신호에 대해 내부에서 발생시키는 클록신호의 한쪽의 변화점에 동기하여 어드레스가 확정된 후 확정된 어드레스에 따라 워드선을 선택하고, 상기 클록신호의 다른쪽의 변화점에 동기하여 모든 워드선을 비선택상태로 하는 디코더와, 클록신호의 한쪽의 변화점에 동기하여 선택된 셀로부터 출력되는 데이터를 클록신호의 다른쪽의 변화점에 동기하여 디코더에 의해 모든 워드선이 비선택상태로 되기 전에 보존유지하는 회로로 구성된다.
청구항 제2항에 기재된 발명은, 디코더가 고위전원과 출력단자간에 접속된 바이폴라 트랜지스터에 의해 어드레스에 대응된 워드선을 선택하고, 저위전원과 출력단자간에 접속된 전계효과 트랜지스터에 의해 상기 클록신호에 따라 워드선을 비선택으로 하는 스위칭에 의거 워드선을 구동제어하게 되는 출력단을 갖추어 구성된다.
청구항 제3항에 기재된 발명은, 외부로부터 주어지는 클록신호 또는 외부로부터 주어지는 신호에 대해 내부에서 발생시키는 클록신호의 한쪽의 변화점에 동기하여 어드레스가 확정되기 전에 기록데이터를 입력하도록 구성된다.
(작용)
상기 구성에 있어서, 본 발명은 워드선의 선택과 비선택을 동시에 행하지 않고, 각각 별도의 타이밍으로 행하며, 하나의 액세스사이클중에 선택된 워드선을 비선택으로 함으로써 다음의 액세스사이클이 개시되기 전에 일단 모든 워드선을 비선택상태로 하도록 하고 있다.
[실시예]
이하, 도면을 이용하여 본 발명의 실시예를 설명한다.
제1도는 본 발명의 1실시예에 관한 동기형 메모리의 구성을 나타낸 도면이다.
제1도에 있어서, 동기형 메모리는 어드레스신호를 받는 어드레스 버퍼(1)와 어드레스신호를 디코드하여 워드선을 선택제어하는 부분디코더(2) 및 메인 디코더(3), 데이터를 격납 보존유지하는 셀군(4), 셀군(4)으로부터 독출된 데이터를 센스증폭하는 제1, 제2센스앰프(5) 및 제3센스앰프(6), 독출데이터를 외부로 출력하는 출력버퍼(7), 셀군(4)에 데이터를 기록하는 기록회로(8), 외부로부터 클록신호(CK)를 받아서 클록신호(CK)와 동위상인 내부클록신호(CK1, CK3, CK5) 및 클록신호(CK)와 역위상인 내부클록신호(CK2B, CK3B, CK5B)를 생성하고, 내부클록신호(CK1)를 부분디코더(2)에, 내부클록신호(CK2B)를 메인 디코더(3)에, 내부클록신호(CK3, CK3B)를 제3센스앰프(6)에, 내부클록신호(CK5, CK5B)를 기록회로(8)에 공급하는 클록 버퍼(9)를 구비하고, 클록신호(CK)의 1사이클에 있어서 어드레스를 확정하여 데이터의 독출동작 또는 기록동작을 행하도록 하고 있다.
제2도는 제1도에 나타낸 부분디코더(2)와 메인 디코더(3)의 구체적인 한 구성을 나타낸 도면이다.
제2도에 있어서, 부분디코더(2)는 내부클록신호(CK1)의 상승 엣지에 동기하여 어드레스신호를 확정하는 논리게이트로 구성되고, 메인 디코더(3)는 부분 디코더(2)의 출력에 의해 도통제어되는 바이폴라 트랜지스터(31)와 내부클록신호(CK2B)에 의해 도통제어되는 N채널 FET(32)와의 스위칭동작에 의해 메인 워드선(MWL)을 구동시키는 출력단을 갖추어 구성되어 있다.
이와 같은 구성에 있어서, 클록신호(CK)의 상승에 동기하여 내부클록신호(CK1)가 하이레벨로 되고, 내부클록신호(CK2B)가 로우레벨로 되면, 메인 워드선(MWL)을 선택하는 디코더에 있어서는 메인 디코더(3)의 바이폴라 트랜지스터(31)가 도통상태, FET(32)가 비도통상태로 되고, 메인 워드선(MWL)이 바이폴라 트랜지스터(31)에 의해 충전되어서 고속으로 하이레벨로 되어 선택된다. 한편, 클록신호(CK)의 하강에 동기하여 내부클록신호(CK1)가 로우레벨로 되고, 내부 클록신호(CK2B)가 하이레벨로 되면, 바이폴라 트랜지스터(31)가 비도통상태, FET(32)가 도통상태로 되고, 메인 워드선(MWL)이 FET(32)에 의해 방전되어서 비교적 완만하게 로우레벨로 되어 비선택상태로 된다.
이와 같이, 이 디코더는 클록신호(CK)의 상승에 동기하여 메인 워드선(MWL)을 선택하고, 클록신호의 하강에 동기하여 어드레스신호와 관계없이 메인 워드선(MWL)을 비선택상태로 한다.
제3도는 제1도에 나타낸 제3센스앰프(6)의 구체적인 구성을 나타낸 도면이다.
제3도에 있어서, 제3센스앰프는 P채널 FET(61)와 N채널 FET(62)를 갖추어 구성되고, 내부클록신호(CK3)가 하이레벨, 내부클록신호(CK3B)가 로우레벨에서 제1, 제2센스앰프(5)의 출력을 받아서 독출데이터를 센스앰프(6)내로 거두어 들이고, 내부클록신호(CK3)가 로우레벨, 내부클록신호(CK3B)가 하이레벨에서 그때까지 거두어 들여 놓았던 데이터를 센스증폭하여 출력버퍼(7)로 출력하고, 독출데이터를 래치해서 보존유지한다.
다음으로, 상기 구성에 있어서의 액세스동작을 제4도에 나타낸 동작타이밍차트를 참조하여 설명한다.
제4도에 있어서, 외부로부터 주어지는 클록신호(CK)에서의 사이클(1), (2), (6), (7)은 독출사이클, 사이클(3)은 비사용(dead) 사이클, 사이클(4), (5)는 기록사이클이다.
우선, 사이클(1)에서의 클록신호(CK)의 상승 엣지에 동기하여 독출어드레스신호(RdADD1)가 거두어 들여져서 확정되고, 예컨대 섹션 워드선(SWL2)이 하이레벨로 되어 선택되어서 1개의 셀이 선택되어 데이터가 독출된다. 독출된 데이터는 제1, 제2센스앰프(5)에서 센스증폭되어 제3센스앰프(6)에 주어진다. 클록신호(CK)가 하이레벨인 기간에 있어서는, 제3센스앰프(6)는 제1, 제2센스앰프(5)에서 센스증폭된 독출데이터를 더욱 센스증폭하여 출력버퍼(7)에 주고, 독출데이터는 출력버퍼(7)를 매개하여 외부로 출력된다.
다음으로, 클록신호(CK)가 하강하면, 하강 엣지에 동기하여 선택되어 있던 섹션 워드선(SWL2)이 로우레벨로 되어 비선택된다. 이로써, 그때까지 비선택인 섹션 워드선은 그 상태를 보존유지하여 비선택이므로, 모든 섹션 워드선이 비선택상태로 된다. 또한, 그때까지 센스증폭되어 있던 독출데이터는 제3센스앰프(6)에 의해 래치되어 보존유지된다. 따라서, 모든 섹션 워드선이 비선택되어 모든 셀이 비선택상태로 되고 데이터가 독출되지 않는 상태로 되어도, 정규 데이터는 제3센스앰프(6)에 의해 보존유지되게 된다.
다음으로, 클록신호(CK)의 사이클(2)에 있어서는, 사이클(1)과 마찬가지로 하여 데이터의 독출동작이 행해진다.
다음으로, 사이클(4)에서의 클록신호(CK)의 상승 엣지에 동기하여 기록어드레스신호(WrADD4)가 거두어 들여져서 확정되고, 예컨대 섹션 워드선(SWL1)이 선택되어 1개의 셀이 선택된다. 한편, 기록회로(8)를 매개하여 비트선쌍(BL, BLB)에 주어진 기록(입력)데이터는 선택된 셀에 주어져 기록된다.
이와 같은 기록동작에 있어서, 기록사이클(4)에서의 클록신호의 상승 엣지에 있어서는, 모든 섹션 워드선(SWL)이 비선택상태에 있기 때문에, 기록어드레스신호가 확정되어 있지 않아도 기록데이터를 기록회로(8)를 매개하여 비트선쌍(BL, BLB)에 주어도 오기록이 발생하는 일은 없다. 이에 대해, 워드선의 선택과 비선택이 동시에 일어나는 종래의 방식에 있어서는, 선택되어야 할 워드선이 확실하게 하이레벨로 되어 선택상태로 되고, 비선택되어야 할 워드선이 확실하게 로우레벨로 되어 비선택상태로 되기까지, 기록데이터를 입력할 수는 없었다. 따라서, 이 실시예에 있어서는, 섹션 워드선(SWL)의 선택을 기다리는 일 없이 기록사이클에서의 클록신호(CK)의 상승 엣지에 동기하여 고부하인 비트선쌍(BL, BLB)에 기록데이터를 부여하는 것이 가능하게 되므로, 기록동작을 고속으로 행할 수 있다.
기록후의 독출동작에 있어서, 본 발명에 있어서는 기록사이클의 전반(前半)에 있어서 기록을 종료시킬 수 있고, 다음의 독출사이클이 시작될 때까지 비트선쌍(BL, BLB)을 충분히 하이레벨로 프리차지할 수 있게 되어, 독출동작의 지연을 발생시키지 않는다. 이에 대해, 종래방식에서는 기록동작이 독출사이클의 직전까지 행해지고 있으므로, 비트선쌍(BL, BLB)을 충분히 프리차지하는 것이 곤란하게 되며, 다음의 독출동작이 늦어지게 된다.
또한, 독출동작 및 기록동작에 있어서, 1개의 사이클중에서 클록신호(CK)의 상승 엣지에 동기하여 소정시간내에 1개의 섹션 워드선(SWL)을 선택한 후 클록신호(CK)의 하강 엣지에 동기하여, 모든 섹션 워드선(SWL)을 비선택상태로 하여, 다음의 사이클이 개시되기까지 모든 섹션 워드선(SWL)을 비선택상태로 하고 있으므로, 어드레스신호가 변화할 때의 일시적인 워드선의 2중 선택은 방지되고, 오동작이나 액세스타임의 지연이 발생하는 일은 없어진다.
더욱이, 섹션 워드선(SWL)의 선택과 비선택은 각각 별개의 타이밍으로 행해지기 때문에, 섹션 워드선(SWL을 하이레벨로 하여 선택하는 구동력과 로우레벨로 하여 비선택하는 구동력을 동등하게 설정할 필요는 없어진다. 따라서, 제2도에 나타낸 것처럼 디코더의 출력단을 바이폴라 트랜지스터와 FET로 구성한 경우에는 바이폴라 트랜지스터의 구동력과 동등하게 FET의 구동력을 설정할 필요가 없으므로 이 FET의 점유면적을 작게 할 수가 있으며, 더욱기 FET(32)는 부분디코더(2)가 동작시키지 않기 때문에 부분디코더(2)가 구동시켜야 할 게이트용량이 작아져서 액세스타임의 고속화 및 출력단의 전단의 축소화에 의한 디코더의 소형화를 도모할 수 있다.
또한, 독출동작 및 기록동작에 있어서는, 1개의 사이클의 후반부분에서 모든 섹션 워드선(SWL)을 비선택상태로 하기 때문에 다음 사이클이 개시되기까지 비트선쌍(BL, BLB)이 프리차지되어 초기화되고, 예컨대 동일 비트선쌍(BL, BLB)으로부터 역위상의 데이터를 독출하는 경우에는 액세스 타임에 걸리는 시간중에 비트선쌍(BL, BLB)의 전위를 역전시킬 필요는 없어 독출동작을 고속으로 행할 수 있게 된다.
한편, 본 발명은 상시 실시예에 한정되지는 않고, 제5도의 동작타이밍차트에 나타낸 바와 같이, 외부로부터 주어지는 신호, 예컨대 클록신호(CK)에 기초하여 내부에서 생성되는 내부클록신호에 동기하여 동작시키도록 해도 마찬가지의 효과를 거둘 수 있다. 또한, 제6도의 동작타이밍차트에 나타낸 바와 같이, 기록동작을 하나 앞의 사이클의 클록신호의 하강 엣지에 동기하여 행하도록 해도 마찬가지의 효과를 거둘 수 있다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 워드선의 선택과 비선택을 동시에 행하지 않고 각각 별도의 타이밍에 의해 행하고, 하나의 액세스 사이클중에서 선택된 워드선을 비선택으로 하는 것에 의해 다음의 액세스 사이클이 개시되기 전에 일단 모든 워드선을 비선택상태로 하도록 하고 있으므로, 워드선의 2중 선택을 회피할 수 있고, 오동작이나 액세스 타임의 지연을 방지할 수 있다.
또한, 워드선을 선택하는 구동력과 비선택하는 구동력을 동등하게 할 필요는 없어지므로, 디코더를 소형화할 수 있음과 더불어 액세스 타임을 고속화할 수 있다.
더욱이, 워드선의 선택을 기다리는 일 없이 기록데이터를 입력할 수 있으므로, 기록동작을 고속화할 수 있다. 더욱이, 기록후의 독출의 지연을 방지할 수 있다.

Claims (3)

  1. 외부로부터 주어지는 클록신호 또는 외부로부터 주어지는 신호에 대해 내부에서 발생시키는 클록신호의 한쪽의 변화점에 동기하여 어드레스가 확정된 후 확정된 어드레스에 따라 워드선을 선택하고, 상기 클록신호의 다른쪽의 변화점에 동기하여 모든 워드선을 비선택상태로 하는 디코더와, 클록신호의 한쪽의 변화점에 동기하여 선택된 셀로부터 출력되는 데이터를 클록신호의 다른쪽의 변화점에 동기하여 디코더에 의해 모든 워드선이 비선택상태로 되기 전에 보존유지하는 회로를 갖춘 것을 특징으로 하는 동기형 메모리.
  2. 제1항에 있어서, 상기 디코더는 고위전원과 출력단자간에 접속된 바이폴라 트랜지스터에 의해 어드레스에 대응된 워드선을 선택하고, 저위전원과 출력단자간에 접속된 전계효과 트랜지스터에 의해 상기 클록신호에 따라 워드선을 비선택으로 하는 스위칭에 의거 워드선을 구동제어하게 되는 출력단을 갖추어 이루어진 것을 특징으로 하는 동기형 메모리.
  3. 제1항 또는 제2항에 있어서, 외부로부터 주어지는 클록신호 또는 외부로부터 주어지는 신호에 대해 내부에서 발생시키는 클록신호의 한쪽의 변화점에 동기하여 어드레스가 확정되기 전에 기록데이터를 입력하게 되는 것을 특징으로 하는 동기형 메모리.
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