KR950020733A - 동기형 메모리 - Google Patents

동기형 메모리 Download PDF

Info

Publication number
KR950020733A
KR950020733A KR1019940033836A KR19940033836A KR950020733A KR 950020733 A KR950020733 A KR 950020733A KR 1019940033836 A KR1019940033836 A KR 1019940033836A KR 19940033836 A KR19940033836 A KR 19940033836A KR 950020733 A KR950020733 A KR 950020733A
Authority
KR
South Korea
Prior art keywords
clock signal
change point
synchronization
decoder
synchronous memory
Prior art date
Application number
KR1019940033836A
Other languages
English (en)
Other versions
KR0150499B1 (ko
Inventor
아즈마 스즈키
하츠히로 가토
Original Assignee
사토 후미오
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사토 후미오, 가부시키가이샤 도시바 filed Critical 사토 후미오
Publication of KR950020733A publication Critical patent/KR950020733A/ko
Application granted granted Critical
Publication of KR0150499B1 publication Critical patent/KR0150499B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

본 발명은 워드선의 2중 선택을 회피하고 오동작이나 액세스 타임의 지연을 방지할 수 있는 동기형 메모리를 제공하는 것을 목적으로 한다.
본 발명은, 클록신호(CK)의 한쪽의 변화점에 동기하여 확정된 어드레스에 따라 워드선을 선택하고, 클록신호(CK)의 다른쪽의 변화점에 동기하여 모든 워드선을 비선택상태로 하는 부분 디코더(2) 및 메인 디코더(3)와, 클록신호(CK)의 한쪽의 변화점에 동기하여 선택된 셀로부터 출력되는 데이터를, 클록신호(CK)의 다른쪽의 변화점에 동기하여 모든 워드선이 비선택상태로 되기 전에 보존유지하는 제3센스앰프(6)를 갖추어 구성된다.

Description

동기형 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 청구항 제1항에 기재된 본 발명의 1실시예에 관한 동기형 메모리의 구성을 나타낸 도면.
제2도는 제1도에 도시한 디코더의 1구성례를 나타낸 도면.
제3도는 제1도에 도시한 제3센스앰프의 1구성례를 나타탠 도면.

Claims (3)

  1. 외부로부터 주어지는 클록신호 또는 외부로부터 주어지는 신호에 대해 내부에서 발생시키는 클록신호의 한쪽의 변화점에 동기하여 어드레스가 확정된 후 확정된 어드레스에 따라 워드선을 선택하고, 상기 클록신호의 다른쪽의 변화점에 동기하여 모든 워드선을 비선택상태로 하는 디코더와, 클록신호의 한쪽의 변화점에 동기하여 선택된 셀로부터 출력되는 데이터를 클록신호의 다른쪽의 변화점에 동기하여 디코더에 의해 모든 워드선이 비선택상태로 되기 전에 보존유지하는 회로를 갖춘 것을 특징으로 하는 동기형 메모리.
  2. 제1항에 있어서, 상기 디코더는 고위전원과 출력단자간에 접속된 바이폴라 트랜지스터에 의해 어드레스에 대응된 워드선을 선택하고, 저위전원과 출력단자간에 접속된 전계효과 트랜지스터에 의해 상기 클록신호에 따라 워드선을 비선택으로 하는 스위칭에 의거 워드선을 구동제어하게 되는 출력단을 갖추어 이루어진 것을 특징으로 하는 동기형 메모리.
  3. 제1항 또는 제2항에 있어서, 외부로부터 주어지는 클록신호 또는 외부로부터 주어지는 신호에 대해 내부에서 발생시키는 클록신호의 한쪽의 변화점에 동기하여 어드레스가 확정되기 전에 기록데이터를 입력하게 되는 것을 특징으로 하는 동기형 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940033836A 1993-12-13 1994-12-13 동기형 메모리 KR0150499B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP93-312105 1993-12-13
JP5312105A JPH07169276A (ja) 1993-12-13 1993-12-13 同期型メモリ

Publications (2)

Publication Number Publication Date
KR950020733A true KR950020733A (ko) 1995-07-24
KR0150499B1 KR0150499B1 (ko) 1998-12-01

Family

ID=18025304

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940033836A KR0150499B1 (ko) 1993-12-13 1994-12-13 동기형 메모리

Country Status (3)

Country Link
US (1) US5740121A (ko)
JP (1) JPH07169276A (ko)
KR (1) KR0150499B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3893167B2 (ja) * 1996-04-26 2007-03-14 株式会社ルネサステクノロジ 同期型半導体記憶装置
JPH10208470A (ja) * 1997-01-17 1998-08-07 Nec Corp 同期型半導体記憶装置
KR100257865B1 (ko) * 1997-09-04 2000-06-01 윤종용 데이터 입/출력 제어 회로를 구비한 동기형 메모리장치
DE10053425C2 (de) 2000-10-27 2003-02-13 Infineon Technologies Ag Integrierter Speicher mit Zeilenzugriffsteuerung zur Aktivierung und Deaktivierung von Zeilenleitungen
US6798712B2 (en) * 2002-07-02 2004-09-28 Advanced Micro Devices, Inc. Wordline latching in semiconductor memories
US7224637B2 (en) * 2004-09-23 2007-05-29 Promos Technologies Inc. Tri-mode clock generator to control memory array access
JP2009198882A (ja) 2008-02-22 2009-09-03 Seiko Epson Corp デコード回路およびデコード方法、ならびに、出力回路、電気光学装置および電子機器
US9117499B2 (en) 2012-10-25 2015-08-25 Elwha Llc Bipolar logic gates on MOS-based memory chips

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69130210T2 (de) * 1990-11-16 1999-01-21 Fujitsu Ltd., Kawasaki, Kanagawa Halbleiterspeicher mit hochgeschwindigkeitsadressendekodierer
KR960009033B1 (en) * 1991-07-17 1996-07-10 Toshiba Kk Semiconductor memory
US5408438A (en) * 1993-06-01 1995-04-18 Matsushita Electric Industrial Co., Ltd. Semiconductor memory

Also Published As

Publication number Publication date
US5740121A (en) 1998-04-14
JPH07169276A (ja) 1995-07-04
KR0150499B1 (ko) 1998-12-01

Similar Documents

Publication Publication Date Title
KR940007884A (ko) 반도체 장치
KR860002101A (ko) 반도체 기억장치
KR890005993A (ko) 프로그래블 로직디바이스
KR960006039A (ko) 반도체 기억 장치
KR960005605A (ko) 반도체 기억장치
KR970029794A (ko) 반도체 메모리
KR930010987A (ko) 다이나믹형 ram의 특수 모드제어방법
KR910003666A (ko) 반도체기억장치의 데이터출력제어회로
JP3259764B2 (ja) 半導体記憶装置
KR850008563A (ko) 반도체 메모리 장치
KR890001091A (ko) 스태틱 ram회로
KR950020733A (ko) 동기형 메모리
KR950030152A (ko) 반도체 기억장치
KR920017115A (ko) 반도체기억장치
KR940020425A (ko) 부트스트랩 디코더회로 및 그의 동작방법
KR950007141B1 (ko) 의사 스태틱 ram의 제어회로
KR860004349A (ko) 시이퀀스 제어기의 프로세스 입출력장치
KR980011464A (ko) 반도체 메모리의 데이타라인 등화 제어회로
KR940026946A (ko) 데이타출력 확장방법과 이를 통한 신뢰성있는 유효데이타의 출력이 이루어지는 반도체집적회로
KR940001412A (ko) 반도체 기억장치
KR960025776A (ko) 셰어드 센스앰프 방식의 센스 램프로 소비되는 전력을 경감한 반도체 기억 장치
KR950020127A (ko) 반도체 기억 회로 제어 방법
KR100321952B1 (ko) 반도체 기억 장치
US5654934A (en) Semiconductor memory employing a block-write system
JPS60254488A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030530

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee