KR960025776A - 셰어드 센스앰프 방식의 센스 램프로 소비되는 전력을 경감한 반도체 기억 장치 - Google Patents

셰어드 센스앰프 방식의 센스 램프로 소비되는 전력을 경감한 반도체 기억 장치 Download PDF

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Abstract

반도체 기억장치(251)는 세어드 센스 앰프 방식의 센스 앰프를(7)를 가진다. 센스 앰프(7)의 접속 트랜지스터의 제어 전극에 제어 신호( 1, 2)가 제공되기 위하여 스위칭 신호 발생회로(253)가 설치된다.
스위칭 신호 발생 회로(253)는 외부/RAS 신호가 상승한 후, 일정기간만 승압된 제어신호 ( 1, 2)를 센스 앰프(7)의 접속 트랜지스터의 제어 전극에 제공한다.
따라서 항상 승압된 제어신호( 1, 2)가 제공되는 경우에 비하여 저소비 전력화가 도모된다.

Description

셰어드 센스앰프 방식의 센스 램프로 소비되는 전력을 경감한 반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예에 의한 반도체 기억 장치로서의 DRAM의 개략 블럭도, 제2도는 제1도의 스위칭 신호 발생 회로의 회로도, 제3도는 워드선 WL1이 선택된 경우의 제2도에 표시하는 스위칭 신호 발생 회로의 동작을 설명하기 위한 타임 차트.

Claims (13)

  1. 한편의 비트선(BL1)에 메모리 셀(MC1)이 접속되는 제1의 비트선 쌍(BL1,/BL1)과, 한편의 비트선(BL2)에 메모리 셀(MC2)이 접속되는 제2의 비트선 쌍(BL2,/BL2)과, 상기 제1의 비트선 쌍(BL1,/BL1) 또는 상기 제2의 비트선 쌍(BL2,/BL2)의 전위를 증폭하기 위한 센스 앰프(7)와, 일정기간만 전원 전위 레벨보다도 높은 승압 전위 레벨의 제1의 제어 신호( 1) 또는 제2의 제어 신호( 2)를 발생하기 위한 제어 신호 발생 수단(253,353,451)과, 상기 제어 신호 발생 수단(253,353,451)이 발생하는 제1의 제어 신호( 1)가 그의 제어 전극에 제공된 것에 응하여, 상기 제1의 비트선 쌍(BL1,/BL1)과 상기 센스 앰프(7)를 접속하기 위한 제1의 접속 트랜지스터(Q1,Q2)와, 상기 제어 신호 발생 수단(253,353,451)이 발생하는 제2의 제어 신호( 2)가 그의 제어 전극에 제공된 것에 응하여, 상기 제2의 비트선 쌍(BL2,/BL2)과 상기 센스 앰프(7)를 접속하기 위한 제2의 접속 트랜지스터(Q3,Q4)를 구비한 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제어 신호 발생 수단(253,353,451)은, 소정의 신호(내부/RAS,외부/RAS)가 제공되어, 그의 신호(내부/RAS,외부/RAS)를 일정기간 지연하는 지연 수단(303,403,475a)과 상기 지연 수단(303,403,475a)이 신호(내부/RAS, 외부/RAS)를 지연시킨 일정기간에 대응하여 승압 전위 레벨의 제1의 제어 신호( 1) 또는 제2의 제어 신호( 2)를 발생하기 위하여, 상기 신호(내부/RAS,외부/RAS)에 의거 승압 신호( H)를 발생하는 승압 수단(301,454)를 포함하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 제어 신호 발생 수단(253,353,451)은 상기 제1의 접속 트랜지스터(Q1,Q2)를 온 혹은 오프 시키기 위한 제1의 스위칭 신호( 1)를 발생하고 또는 상기의 제2의 접속 트랜지스터(Q3,Q4)를 온 혹은 오프시키기 위한 제2의 스위칭 신호( 2)를 발생하는 스위칭 신호 발생 회로(253,353,451)를 포함하는 반도체 기억 장치.
  4. 제1항에 있어서, 거듭 외부 제어 신호(외부/RAS)가 제공되어 그것을 내부에 입력하기 위한 입력수단(21)을 구비하고, 상기 제어 신호 발생 수단(253,353,451)은 통상 동작시에는 상기 입력 수단(21)이 입력하는 외부 제어 신호(외부/RAS)의 레벨 변화한 후 가장자리에 응하여 일정 기간만 전원 전위 레벨보다도 높은 승압 전위 레벨의 상기 제1의 접속 트랜지스터(Q1,Q2)에 제공되는 제1의 제어 신호( 1) 또는 상기 제2의 접속 트랜지스터(Q3,Q4)에 제공되는 제2의 제어 신호( 2)를 발생하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 입력 수단(21)은 외부/RAS 신호가 제공되어 그것을 내부에 입력하기 위한 /RAS 입력 회로(21)를 포함하는 반도체 기억 장치.
  6. 제1항에 있어서, 거듭 외부 제어 신호(외부/RAS)가 제공되어 그것을 내부에 입력하기 위한 입력수단(21)과, 상기 입력수단(21)이 입력하는 외부 제어 신호(외부/RAS)에 의거하여, 상기 제1의 비트선 쌍(BL1,/BL1)의 한편의 비트선(BL1)에 접속된 메모리 셀(MC1) 또는 상기 제2의 비트선 쌍(BL2,/BL2)의 한편의 비트선(BL2)에 접속된 메모리 셀(MC2)의 데이터를 셀프 리프레시 하기 위한 셀프 리프레시 신호( SELF)를 발생하는 셀프 리프레시 신호 발생 수단(153)과, 상기 셀프 리프레시 신호 발생 수단(153)이 발생하는 셀프 리프레시 신호( SELF)에 의거 하여 내부 제어 신호(내부/RAS)를 발생하는 내부 제어 신호 발생 수단(155)을 구비하고, 상기 제어 신호 발생 수단(253,353,451)은 셀프 리프레시 동작시에는 상기 내부 제어 신호 발생 수단(155)이 발생하는 내부 제어 신호(내부/RAS)의 레벨 변화한 후 가장자리에 응하여, 일정기간만 전원 전위 레벨보다도 높은 승압 전위 레벨의 상기 제1의 접속 트랜지스터(Q1,Q2)에 제공되는 제1의 신호( 1) 또는 상기 제2의 접속 트랜지스터(Q3,Q4)에 제공되는 제2의 제어 신호( 2)를 발생하는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 입력 수단(21)은 외부/RAS신호가 제공되어 그것을 내부에 입력하기 위한 /RAS입력 회로(21)를 포함하는 반도체 기억 장치.
  8. 한편의 비트선(BL1)에 메모리 셀(MC1)이 접속되는 제1의 비트선 쌍(BL1,/BL1)과, 한편의 비트선(BL2)에 메모리 셀(MC2)이 접속되는 제2의 비트선 쌍(BL2,/BL2)과, 상기 제1의 비트선 쌍(BL1,/BL1) 또는 상기 제2의 비트선 쌍(BL2,/BL2)의 전위를 증하기 위한 센스 앰프(7)와, 제1의 제어 신호( 1) 또는 제2의 제어 신호( 2)를 발생하는 제어 신호 발생 수단(451)과, 상기 제어 신호 발생 수단(451)이 발생하는 제1의 제어 신호( 1)가 그의 제어 전극에 제공된 것에 응하여, 상기 제1의 비트선 쌍(BL1,/BL1)과 상기 센스 앰프(7)를 접속하기 위한 제1의 접속 트랜지스터(Q1,Q2)와, 상기 제어 신호 발생 수단(451)이 발생하는 제2의 제어 신호( 2)가 그의 제어 전극에 제공된 것에 응하여 상기 제2의 비트선 쌍(BL2,/BL2)과 상기 센스 앰프(7)를 접속 하기 위한 제2의 접속 트랜지스터(Q3,Q4)와 외부 제어 신호(외부/RAS)가 제공되어 그것을 내부에 입력하기 위한 입력 수단(21)과, 상기 입력 수단(21)이 입력하는 외부 제어 신호(외부/RAS)에 의거하여 상기 제1의 비트선 쌍(BL1,/BL1)의 한편의 비트선(BL1)에 접속된 메모리 셀(MC1) 또는 상기 제2의 비트선 쌍(BL2,/BL2)의 한편의 비트선(BL2)에 접속된 메모리 셀(MC2)의 데이터를 셀프 리프레시 하기 위한 셀프 리프레시 신호( SELF)를 발생하는 셀프 리프레시 신호 발생 수단(153)과, 상기 셀프 리프레시 신호 발생 수단(153)이 발생하는 셀프 리프레시 신호( SELF)에 의거하여 내부 제어 신호(내부/RAS)를 발생하는 내부 제어 신호 발생 수단(155)을 구비하고, 상기 제어 신호 발생 수단(451)은 통상 동작시에는 전원 전위 레벨보다도 높은 승압 전위 레벨의 상기 제1의 접속 트랜지스터(Q1,Q2)에 제공되는 제1의 제어 신호( 1) 또는 상기 제2의 접속 트랜지스터(Q3,Q4)에 제공되는 제2의 제어 신호( 2)를 발생하는 셀프 리프레시 동작시에는 상기 내부 제어 신호 발생 수단(155)이 발생하는 내부 제어 신호(내부/RAS)의 레벨 변화한 후 가장자리에 응하여 일정기간만 전원 전위 레벨보다도 높은 승압 전위 레벨의 상기 제1의 접속 트랜지스터(Q1,Q2)에 제공되는 제1의 제어 신호( 1) 또는 상기 제2의 접속 트랜지스터(Q3,Q4)에 제공되는 제2의 제어 신호( 2)를 전환하여 발생하기 위한 전환 수단(459a,459b,459c,461,455)을 포함하는 반도체 기억 장치.
  9. 제8항에 있어서, 상기 제어 신호 발생 수단(451)은, 소정의 신호(내부/RAS)가 제공되어 그의 신호(내부/RAS)를 일정기간 지연 하는 지연 수단(475a)과, 상기 지연 수단(475a)이 신호(내부/RAS)를 지연 시킨 일정기간에 대응하여 승압 전위 레벨의 제1의 제어 신호( 1) 또는 제2의 제어 신호( 2)를 발생하기 위하여 상기 신호(내부/RAS)에 의거 승압 신호( H)를 발생하는 승압 수단(454)을 포함하는 반도체 기억 장치.
  10. 제8항에 있어서, 상기 제어 신호 발생 수단(451)은 상기 제1의 접속 트랜지스터(Q1,Q2)를 온 혹은 오프 시키기 위한 제1의 스위칭 신호( 1)를 발생하고, 또는 상기 제2의 접속 트랜지스터(Q3,Q4)를 온 혹은 오프 시키기 위한 제2의 스위칭 신호( 2)를 발생하는 스위칭 신호 발생 회로(451)를 포함하는 반도체 기억 장치.
  11. 제8항에 있어서, 상기 입력 수단(21)은 외부/RAS신호가 제공되어 그것을 내부에 입력 하기 위한 /RAS입력 회로(21)를 포함하고, 상기 내부 제어 신호 발생 수단(155)은 상기 셀프 리프레시 신호 발생 수단(153)이 발생하는 셀프 리프레시 신호( SELF)에 의거하여 내부/RAS신호를 발생하는 내부/RAS 신호 발생 회로(155)를 포함하는 반도체 기억 장치.
  12. 한편의 비트선(BL1)에 메모리 셀(MC1)이 접속되는 제1의 비트선 쌍(BL1,/BL1)과, 한편의 비트선(BL2)에 메모리 셀(MC2)이 접속되는 제2의 비트선 쌍(BL2,/BL2)과, 상기 제1의 비트선 쌍(BL1,/BL1) 또는 상기 제2의 비트선 쌍(BL2,/BL2)의 전위를 증폭하기 위한 센스 앰프(7)와, 일정기간만 전원 전위 레벨보다도 높은 승압 전위 레벨의 제1의 제어 신호( 1) 또는 제2의 제어 신호 ( 2)를 발생하기 위한 제어 신호 발생 수단(253,353,451)과, 상기 제어 신호 발생 수단(253,353,451)이 발생하는 제1의 제어 신호( 1)에 응하여 상기 제1의 비트선 쌍(BL1,/BL1)과 상기 센스 앰프(7)를 접속하는 제1의 접속 수단(Q1,Q2)과, 상기 제어 신호 발생 수단(253,353,451)이 발생하는 제2의 제어 신호( 2)에 응하여 상기 제2의 비트선 쌍(BL2,/BL2)과 상기 센스 앰프(7)를 접속하는 제2의 접속 수단(Q3,Q4)을 구비한 반도체 기억 장치.
  13. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100483058B1 (ko) * 1997-09-03 2006-05-16 주식회사 하이닉스반도체 반도체메모리소자의라스완충장치

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2730530B2 (ja) * 1995-10-31 1998-03-25 日本電気株式会社 半導体集積回路及びその駆動方法
JPH10269775A (ja) * 1997-03-27 1998-10-09 Mitsubishi Electric Corp 半導体集積回路および位相同期ループ回路
DE19929095B4 (de) * 1998-06-29 2005-12-08 Fujitsu Ltd., Kawasaki Halbleiterspeichervorrichtung mit übersteuertem Leseverstärker und Halbleitervorrichtung
KR100378690B1 (ko) * 1998-07-21 2003-06-12 주식회사 하이닉스반도체 대기전류를감소시킨반도체메모리용고전원발생장치
DE69935919D1 (de) * 1999-12-30 2007-06-06 St Microelectronics Srl Spannungserhöher für nichtflüchtige Speicher zum Betrieb im verbrauchsarmen Bereitschaftszustand
TW466829B (en) * 2000-09-25 2001-12-01 United Microelectronics Corp Electricity-saving apparatus of memory circuit
JPWO2004102578A1 (ja) 2003-05-13 2006-07-13 富士通株式会社 半導体記憶装置
JP6043668B2 (ja) * 2013-03-27 2016-12-14 株式会社半導体エネルギー研究所 半導体装置、半導体装置の駆動方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57198592A (en) * 1981-05-29 1982-12-06 Hitachi Ltd Semiconductor memory device
US4649523A (en) * 1985-02-08 1987-03-10 At&T Bell Laboratories Semiconductor memory with boosted word line
JPH01162296A (ja) * 1987-12-19 1989-06-26 Sony Corp Ｄｒａｍ
JP2742719B2 (ja) * 1990-02-16 1998-04-22 三菱電機株式会社 半導体記憶装置
JP3196237B2 (ja) * 1991-06-06 2001-08-06 日本電気株式会社 半導体記憶装置
JP3364523B2 (ja) * 1993-05-31 2003-01-08 三菱電機株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100483058B1 (ko) * 1997-09-03 2006-05-16 주식회사 하이닉스반도체 반도체메모리소자의라스완충장치

Also Published As

Publication number Publication date
JP3413298B2 (ja) 2003-06-03
US5668762A (en) 1997-09-16
KR100200893B1 (ko) 1999-06-15
JPH08161888A (ja) 1996-06-21
DE19537310C2 (de) 2002-03-28
DE19537310A1 (de) 1996-06-05

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