KR950009725A - 반도체 메모리 장치 - Google Patents

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마사미 나카시마
히로시 야마모토
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세끼자와 다다시
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Abstract

반도체장치는 전원으로부터 전력을 공급받으며, 메모리셀들과 비트라인들을 통해 상기 셀들에 접속된 감지증폭기들을 포함하며, 또한 공급된 이네이블신호에 응답하여 감지증폭기를 이네이블하고 또한 감지증폭기가 상기 비트라인들 상에 판독된 셀데이타를 자기갱신모드시에 다시 메모리셀로 재기입하게 하는 회로를 더 포함하며, 상기 이네이블 회로는 전원관련 잡음을 최소화하기 위해 전원과 감지증폭기간에 흐르는 동작 전류의 급변을 억제하는 잡음억제 회로를 내장한다.

Description

반도체 메모리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 4도는 본 발명에 의한 DRAM을 나타내는 회로도,
제 5도는 본 발명에 의한 제1실시예에 의한 메모리셀 어레이를 나나내는 개략도,
제 10도는 본 발명의 제3실시예에 의한 감지증폭기에 전원을 공급하는 회로의 개략도.

Claims (11)

  1. 전원으로부터 전력을 공급받는 반도체 메모리 장치에 있어서, 데이터 기억용 메모리셀들과, 상기 메모리셀들에 비트라인쌍을 통해 결합된 감지증폭기와, 상기 비트라인상에 판독된 셀데이타를 상기 메모리셀내에 기입하고, 또한 자기갱신 동작동안 상기 메모리셀들에 상기 기입된 셀데이타를 재기입하도록 상기 감지증폭기를 이네이블하기 위한 이네이블신호에 응답하는 이네이블회로와, 전원관련 잡음을 최소화하도록 상기 전원과 상기 감지 증폭기간의 전유 흐름의 급변을 억제하기 위해 상기 이네이블 회로에 내장되는 잡음억제 호로로 구성되는 것이 특징인 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 메모리장치는 복수의 블록으로 분할된 복수의 메모리셀들을 포함하며, 상기 잡음억제회로는 상기 자기갱신 동작이 한 번에 한블록씩 수행되게 하는 것이 특징인 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 잡음 억제회로는 상기 감지증폭기에 억제된 피이크치의 동작전류를 공급하기 위한 적어도 하나의 트랜지스터를 포함하며, 상기 트랜지스터는 상기 이네이블 신호에 의해 제어되는 것이 특징인 반도체 메모리 장치.
  4. 제3항에 있어서, 메모리장치는 복수의 감지증폭기를 포함하며, 상기 트트랜지스터는 상기 감지증폭기에 공통인 것이 특징인 반도체 미모리 장치.
  5. 제1항에 있어서, 상기 메모리장치는 복수의 감지증폭기를 가지며, 또한 상기 잡음억제회로는 상기 감지증폭기들과 연관제공되어 상기 연관된 감지증폭기들에 억제된 피이크치의 동작전류를 공급하며, 또한 상기 이네이블신호에 의해 제어되는 복수의 트랜지스터들을 포함하는 것이 특징인 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 억제회로는 상기 전원과 상기 감지증폭기간에 서로 병렬로 제공되며, 상기 감지증폭기에 억제된 피이크치의 동작 전류를 공급하며, 또한 상기 이네이블 신호에 의해 제어되는 제1 및 제2트랜지스터들을 포함하며, 상기 제1트랜지스터는 상기 제2트랜지스터보다 작은 전류원이며, 상기 감지증폭기는 상기 자기생신동작동안 상기 제1트랜지스터를 통해 동작전류를 공급받는 것이 특징인 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 메모리장치는 복수의 감지증폭기를 가지며, 상기 잡음억제회로는 상기 감지증폭기들과 연관 제공되는 복수의 트랜지스터쌍을 포함하며, 상기 트랜지스터쌍은 상기 전원과 연관된 감지증폭기간에 서로 병렬로 제공되며, 또한 상기 연관된 감지증폭기에 억제된 피이크치의 동작 전류를 공급하며, 또한 상기 이네이블 신호에 의해 제어되는 제1 및 제2트랜지스터들을 포함하며, 상기 제1트랜지스터는 상기 제2트랜지스터보다 적은 전류원이며, 상기 감지증폭기들 각각은 자기 갱신동작동안 상기 연관된 제1트랜지스터를 통해 동작전류를 공급받는 것이 특징인 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 잡음억제 회로는 상기 이네이블 회로에 의해 상기 이네이블신호의 수신 이전에 공급전압으로 충전되는 캐피시터와, 상기 이네이블신호의 수신후, 소정시간 동안 상기 캐패시터에 상기 감지증폭기를 접속시키고, 또한 상기 소정시간 경과후 상기 전원에 상기 감지증폭기를 접속시키는 스위칭 회로를 포함하는 것이 특징인 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 스위칭 회로는 캐패시터를 초기화하기 위해 상기 감지증폭기와 상기 전원간의 접속후 상기 전원에 상기 감지증폭기로부터 분리된 상기 캐패시터를 접속하는 것이 특징인 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 스위칭회로는 소정기간 동안만 상기 감지증폭기를 상기 캐패시터에 접속하도록 상기 이네이블신호에 따라 제어펄스를 발생시키는 원쇼트펄스발생기와, 상기 감지증폭기를 상기 전원에 접속하기 위해 상기 이네이블신호를 지연시켜 상기 소정기간 후 상기 감지증폭기를 상기 캐패시터에 접속시키는지연회로를 포함하는 것이 특징인 반도체 메모리 장치.
  11. 제1항에 있어서, 상기 반도체 메모리장치는 다이나믹 랜덤억세스 반도체 메모리 장치인 것이 특징인 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940023159A 1993-09-14 1994-09-14 반도체 메모리 장치 KR0137084B1 (ko)

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