KR200349230Y1 - 에스디램의리프레시전류제어회로 - Google Patents

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Abstract

본 고안은 에스디램의 리프레시 전류 제어 회로에 관한 것으로, 종래의 기술에 있어서 센스 증폭기가 고속 동작하도록 전류를 충분히 공급하기 위하여 상기 센스 증폭기의 설계면적이 넓어짐으로써, 리프레시시 전류 소모가 매우 심하고, 전원전압 및 접지전압이 바운싱(bouncing)되어 전력 공급이 불안정해지는 문제점이 있었다. 따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 복수의 메모리 셀의 데이터를 읽고 쓰기가 가능하도록 증폭하는 복수의 센스증폭부와; 뱅크 활성 신호와 리프레시 신호를 입력받아 상기 복수의 센스증폭부에 공급되는 전류량을 조절하도록 제1,제2,제3,제4 구동 신호를 출력하는 신호 생성부와; 상기 제1,제3 구동 신호를 입력받아 상기 복수의 센스증폭부에 전원전압을 공급함과 아울러 제2,제4 구동신호를 입력받아 상기 복수의 센스증폭부에 접지전압을 공급하는 구동전원 공급부로 구성한 장치를 제공하여 정상적인 읽기/쓰기 동작과 리프레시동작을 구분하여 센스증폭기에 공급되는 전류량을 조절함으로써, 상기 리프레시 동작시의 불필요한 전류소모를 최소화하고, 안정적으로 전력이 공급되도록 전원전압 및 접지전압의 바운싱을 방지하는 효과가 있다.

Description

에스디램의 리프레시 전류 제어 회로{REFRESH CURRENT CONTROL CIRCUIT FOR SYNCHRONOUS DYNAMIC RANDOM ACCESS MEMORY}
본 고안은 에스디램의 리프레시 전류 제어 회로에 관한 것으로, 특히 에스디램(SDRAM : Synchronous Dymamic Random Access Memory)에 있어서 정상적인 읽기/쓰기 동작과 리프레시(Reflesh)동작을 구분하여 센스증폭기에 공급되는 전류량을 조절함으로써 상기 리프레시 동작시의 리프레시 전류소모를 감소하도록 한 에스디램의 리프레시 전류 제어 회로에 관한 것이다.
일반적인 에스디램의 단위셀은 시간이 경과함에 따라 그 저장된 데이터의 방전(Discharge)이 일어나게 되므로, 상기 데이터의 방전을 보상하기 위하여 일정한 주소의 내용을 주기적으로 리프레시 해줌으로써, 상기 데이터 방전으로부터 저장된 데이터를 보호한다.
도 1은 종래 에스디램의 센스증폭기의 구성을 보인 블록도로서, 이에 도시된 바와 같이 복수의 메모리 셀(미도시)의 데이터를 입출력하도록 증폭하는 복수의 센스증폭부(30∼3m)와; 뱅크 활성 신호(BAS : Bank Active Signal)를 입력받아 상기 복수의 센스증폭부(30∼3m)에 전원을 공급하기 위한 제1,제2 구동 신호(SD1)(SD2)를 출력하는 신호 생성부(10)와; 상기 제1,제2 구동 신호(SD1)(SD2)를 입력받아 복수의 센스증폭부(30∼3m)에 전원전압(VCC) 및 접지전압(VSS)을 공급하는 구동전원 공급부(20)로 구성되며, 상기 신호 생성부(10)는 상기 복수의 센스증폭부(30∼3m)를 인에이블시키는 뱅크 활성 신호(BAS)를 입력받아 이를 지연시켜 출력하는 지연부(11)와; 상기 지연부(11)의 출력신호를 입력받아 제1,제2 구동 신호(SD1)(SD2)를 출력하는 구동신호 출력부(12)로 구성되며, 상기 구동전원 공급부(20)는 상기 제1 구동 신호(SD1)를 게이트에 입력받아 각각 드레인의전원전압(VCC)을 소오스의 상기 복수의 센스증폭부(30∼3m)로 공급하는 제1 엔모스 트랜지스터(NM1)와; 상기 제2 구동 신호(SD2)를 게이트에 입력받아 각각 소오스의 접지전압(VSS)을 드레인의 상기 복수의 센스증폭부(30∼3m)로 공급하는 제2 엔모스 트랜지스터(NM2)로 구성되며, 이와 같이 구성된 종래 기술에 따른 일실시예의 동작과정을 첨부한 도 2의 각 부 입출력 파형도를 참조하여 상세히 설명하면 다음과 같다.
우선, 복수의 센스증폭부(30∼3m)를 인에이블시키기 위한 뱅크 활성 신호(BAS)가 도 2의 (a)와 같이 인가되면, 지연부(11)는 상기 뱅크 활성 신호(BAS)를 입력받아 소정시간 지연시킨 후 구동신호 출력부(12)로 출력하게 된다.
그리고, 상기 구동신호 출력부(12)는 상기 복수의 센스증폭부(30∼3m)에 전원을 공급하기 위한 제1,제2 구동 신호(SD1)(SD2)를 각각 도 2의 (b) 및 (c)와 같이 구동전원 공급부(20)로 출력하게 된다.
따라서, 상기 제1 구동 신호(SD1)를 게이트에 인가받은 상기 구동전원 공급부(20)의 엔모스 트랜지스터(NM1)가 턴온되어 전원전압(VCC)을 상기 복수의 센스 증폭부(30∼3m)에 공급함과 아울러 상기 제2 구동신호(SD2)를 게이트에 인가받은 엔모스 트랜지스터(NM2)는 턴온되어 상기 복수의 센스 증폭부(30∼3m)에 접지전압(VSS)을 공급하게 된다.
즉, 상기 구동전원 공급부(20)는 도 2의 (d)와 같이 상기 복수의 센스 증폭부(30∼3m)에 전원전압(VCC) 및 접지전압(VSS)을 공급하게 된다.
상기와 같이 종래의 기술에 있어서 센스 증폭기가 고속 동작하도록 전류를 충분히 공급하기 위하여 상기 센스 증폭기의 설계면적이 넓어짐으로써, 리프레시시 전류 소모가 매우 심하고, 전원전압 및 접지전압이 바운싱(bouncing)되어 전력 공급이 불안정해지는 문제점이 있었다.
따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 에스디램에 있어서 정상적인 읽기/쓰기 동작과 리프레시동작을 구분하여 센스증폭기에 공급되는 전류량을 조절함으로써, 상기 리프레시 동작시의 리프레시 전류소모를 감소하도록 한 에스디램의 리프레시 전류 제어 회로를 제공함에 그 목적이 있다.
도 1은 종래 에스디램의 센스증폭기의 구성을 보인 블록도.
도 2는 도 1에서 각 부의 입출력 파형도.
도 3은 본 고안 에스디램의 센스증폭기의 구성을 보인 블록도.
도 4는 도 3에서 정상적인 동작시 각 부의 입출력 파형도.
도 5는 도 3에서 리프레시 동작시 각 부의 입출력 파형도.
***도면의 주요 부분에 대한 부호의 설명***
100 : 신호 생성부 110 : 지연부
120,130 : 구동신호 출력부 200 : 구동전원 공급부
NM1∼NM4 : 엔모스 트랜지스터
상기와 같은 목적을 달성하기 위한 본 고안의 구성은 복수의 메모리 셀의 데이터를 읽고 쓰기가 가능하도록 증폭하는 복수의 센스증폭부와; 뱅크 활성 신호와 리프레시 신호를 입력받아 상기 복수의 센스증폭부에 공급되는 전류량을 조절하도록 제1,제2,제3,제4 구동 신호를 출력하는 신호 생성부와; 상기 제1,제3 구동 신호를 입력받아 상기 복수의 센스증폭부에 전원전압을 공급함과 아울러 제2,제4 구동신호를 입력받아 상기 복수의 센스증폭부에 접지전압을 공급하는 구동전원 공급부로 구성하여 된 것을 특징으로 한다.
상기 신호 생성부의 구성은 뱅크 활성신호를 입력받아 소정시간 지연시켜 출력하는 지연부와; 상기 지연부의 출력신호를 입력받아 제1,제2 구동 신호를 출력하는 제1 구동신호 출력부와; 리프레시 신호의 제어를 받아 상기 지연부의 출력신호를 입력받아 제3,제4 구동 신호를 출력하는 제2 구동신호 출력부로 구성하여 된 것을 특징으로 한다.
상기 구동전원 공급부의 구성은 제1 구동 신호를 게이트에 입력받아 각각 드레인의 전원전압을 소오스의 상기 복수의 센스증폭부로 공급하는 제1 엔모스 트랜지스터와; 제2 구동 신호를 게이트에 입력받아 각각 소오스의 접지전압을 드레인의 상기 복수의 센스증폭부로 공급하는 제2 엔모스 트랜지스터와; 제3 구동 신호를 게이트에 입력받아 각각 드레인의 전원전압을 소오스의 상기 복수의 센스증폭부로 공급하는 제3 엔모스 트랜지스터와; 제4 구동 신호를 게이트에 입력받아 각각 소오스의 접지전압을 드레인의 상기 복수의 센스증폭부로 공급하는 제4 엔모스 트랜지스터로 구성하여 된 것을 특징으로 한다.
이하, 본 고안에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 고안 에스디램의 센스증폭기의 구성을 보인 블록도로서, 이에 도시한 바와 같이 복수의 메모리 셀(미도시)의 데이터를 읽고 쓰기가 가능하도록 증폭하는 복수의 센스증폭부(30∼3m)와; 뱅크 활성 신호(BAS)와 리프레시 신호(RS)를입력받아 상기 복수의 센스증폭부(30∼3m)에 공급되는 전류량을 조절하도록 복수의 구동 신호(SD1∼SD4)를 출력하는 신호 생성부(100)와; 상기 제1 내지 제4 구동 신호(SD1∼SD4)를 입력받아 복수의 센스증폭부(30∼3m)에 전원전압(VCC) 및 접지전압(VSS)을 공급하는 구동전원 공급부(200)로 구성한다.
상기 신호 생성부(100)는 상기 뱅크 활성 신호(BAS)를 입력받아 소정시간 지연시켜 출력하는 지연부(110)와; 상기 지연부(110)의 출력신호를 입력받아 제1,제2 구동 신호(SD1)(SD2)를 출력하는 제1 구동신호 출력부(120)와; 상기 지연부(110)의 출력신호와 리프레시 신호(RS)를 입력받아 제3,제4 구동 신호(SD3)(SD4)를 출력하는 제2 구동신호 출력부(130)로 구성하며, 상기 구동전원 공급부(200)는 상기 제1 구동 신호(SD1)를 게이트에 입력받아 각각 드레인의 전원전압(VCC)을 소오스의 상기 복수의 센스증폭부(30∼3m)로 공급하는 제1 엔모스 트랜지스터(NM1)와; 상기 제2 구동 신호(SD2)를 게이트에 입력받아 각각 소오스의 접지전압(VSS)을 드레인의 상기 복수의 센스증폭부(30∼3m)로 공급하는 제2 엔모스 트랜지스터(NM2)와; 상기 제3 구동 신호(SD3)를 게이트에 입력받아 각각 드레인의 전원전압(VCC)을 소오스의 상기 복수의 센스증폭부(30∼3m)로 공급하는 제3 엔모스 트랜지스터(NM3)와; 상기 제4 구동 신호(SD4)를 게이트에 입력받아 각각 소오스의 접지전압(VSS)을 드레인의 상기 복수의 센스증폭부(30∼3m)로 공급하는 제4 엔모스 트랜지스터(NM4)로 구성하며,이와 같이 구성한 본 고안에 따른 일실시예의 동작과정을 첨부한 도 4 및 도 5의 입출력 파형도를 참조하여 상세히 설명하면 다음과 같다.
우선, 뱅크 활성 신호(BAS)가 도 4의 (a)와 같이 인가되고, 리프레시 신호(RS)가 도 4의 (b)와 같이 저전위로 인가되는 경우, 즉, 정상적인 읽기/쓰기 동작을 수행하는 경우, 상기 뱅크 활성 신호(BAS)를 지연부(110)에서 소정시간 지연시킨 후 입력받은 제1,제2 구동신호 출력부(120)(130)는 제1 내지 제4 구동 신호(SD1∼SD4)를 각각 도 4의 (c) 내지 (e)와 같이 구동 전원 공급부(200)로 출력한다.
따라서, 상기 고전위의 제1,제3 구동 신호(SD1),(SD3)를 각각 게이트에 입력받은 상기 구동전원 공급부(200)의 제1,제3 엔모스 트랜지스터(NM1),(NM3)가 각각 턴온되어 전원전압(VCC)을 복수의 센스증폭부(30∼3m)에 공급한다.
이와 동시에 상기 고전위의 제2,제4 구동 신호(SD2),(SD4)를 각각 게이트에 입력받은 상기 구동전원 공급부(200)의 제2,제4 엔모스 트랜지스터(NM2),(NM4)가 각각 턴온되어 접지전압(VSS)을 상기 복수의 센스증폭부(30∼3m)에 공급한다.
그리고, 상기 뱅크 활성 신호(BAS)와 리프레시 신호(RS)가 도 5의 (a) 및 (b)와 같이 상기 신호 생성부(100)에 인가되는 경우, 즉, 리프레시 동작을 수행하는 경우, 상기 뱅크 활성 신호(BAS)를 지연부(110)에서 소정시간 지연시킨 후 입력받은 상기 제1 구동신호 출력부(120)는 상기 제1,제2 구동 신호(SD1)(SD2)를 각각 도 5의 (c)(d)와 같이 고전위로 출력하나, 상기 제2 구동신호 출력부(130)는 상기고전위의 리프레시 신호(RS)에 의해 도 5의 (e)(f)와 같이 저전위의 제3,제4 구동 신호(SD3)(SD4)를 출력한다.
따라서, 상기 고전위의 제1,제2 구동 신호(SD1)(SD2)를 각각 게이트에 입력받은 상기 구동전원 공급부(200)의 제1,제2 엔모스 트랜지스터(NM1)(NM2)는 턴온되나, 상기 저전위의 제3,제4 구동 신호(SD3)(SD4)를 각각 게이트에 입력받은 상기 구동 전원 공급부(200)의 제3,제4 엔모스 트랜지스터(NM3)(NM4)가 턴오프되므로, 상기 구동전원 공급부(200)는 상기 제1,제2 엔모스 트랜지스터(NM1)(NM2)를 통해서 전원전압(VCC) 및 접지전압(VSS)을 도 5의 (g)와 같이 상기 복수의 센스증폭부(30∼3m)에 공급한다.
상기에서 상세히 설명한 바와 같이, 본 고안은 정상적인 읽기/쓰기 동작과 리프레시 동작을 구분하여 센스증폭기에 공급되는 전류량을 조절함으로써, 상기 리프레시 동작시의 불필요한 전류소모를 최소화하고, 안정적으로 전력이 공급되도록 전원전압 및 접지전압의 바운싱을 방지하는 효과가 있다.

Claims (1)

  1. 복수의 메모리 셀의 데이터를 읽고 쓰기가 가능하도록 증폭하는 복수의 센스증폭부와; 뱅크 활성 신호를 입력받아 소정시간 지연시켜 출력하는 지연부와, 상기 지연부의 출력신호를 입력받아 제1,제2 구동 신호를 출력하는 제1 구동신호 출력부와, 리프레시 신호의 제어를 받고 상기 지연부의 출력신호를 입력받아 제3,제4 구동 신호를 출력하는 제2 구동신호 출력부로 구성된 신호 생성부와; 상기 제1,제3 구동 신호를 입력받아 상기 복수의 센스증폭부에 전원전압을 공급하는 제1, 제3 엔모스 트랜지스터 및 상기 제2,제4 구동신호를 입력받아 상기 복수의 센스증폭부에 접지전압을 공급하는 제2, 제4 엔모스 트랜지스터로 구성된 구동전원 공급부로 구성하여 된 것을 특징으로 하는 에스디램의 리프레시 전류 제어 회로.
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