JPH0785668A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0785668A JPH0785668A JP5229225A JP22922593A JPH0785668A JP H0785668 A JPH0785668 A JP H0785668A JP 5229225 A JP5229225 A JP 5229225A JP 22922593 A JP22922593 A JP 22922593A JP H0785668 A JPH0785668 A JP H0785668A
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Abstract
(57)【要約】
【目的】本発明はセンスアンプの活性化に基づく電源ノ
イズの発生を抑制し得る半導体記憶装置を提供すること
を目的とする。 【構成】ワード線ＷＬの選択に基づいて選択された記憶
セルＣｅからセル情報がビット線ＢＬ，バーＢＬに読み
出され、センスアンプ活性化信号ＬＥに基づいて電源Ｐ
ＮＳが供給されて活性化されるセンスアンプ１でビット
線ＢＬ，バーＢＬに読み出されたセル情報が増幅され
る。センスアンプ１と電源ＰＮＳとの間には活性化制御
回路４が介在されるとともに、該活性化制御回路４には
電源電圧に充電した容量Ｃが接続され、活性化制御回路
４によりセンスアンプ活性化信号ＬＥの入力に基づいて
所定時間に限り前記容量Ｃが前記センスアンプ１に接続
され、所定時間経過後はセンスアンプ１に前記電源ＰＮ
Ｓが接続される。
イズの発生を抑制し得る半導体記憶装置を提供すること
を目的とする。 【構成】ワード線ＷＬの選択に基づいて選択された記憶
セルＣｅからセル情報がビット線ＢＬ，バーＢＬに読み
出され、センスアンプ活性化信号ＬＥに基づいて電源Ｐ
ＮＳが供給されて活性化されるセンスアンプ１でビット
線ＢＬ，バーＢＬに読み出されたセル情報が増幅され
る。センスアンプ１と電源ＰＮＳとの間には活性化制御
回路４が介在されるとともに、該活性化制御回路４には
電源電圧に充電した容量Ｃが接続され、活性化制御回路
４によりセンスアンプ活性化信号ＬＥの入力に基づいて
所定時間に限り前記容量Ｃが前記センスアンプ１に接続
され、所定時間経過後はセンスアンプ１に前記電源ＰＮ
Ｓが接続される。
Description
【０００１】
【産業上の利用分野】この発明は、大容量化された半導
体記憶装置に関するものである。近年、半導体記憶装置
は大容量化が益々進んでいる。このような半導体記憶装
置では、書き込みモード、読み出しモード及びセル情報
のセルフーリフレッシュモードにおいて、同時に動作す
る回路が増大して、電源ノイズが増大する傾向にある。
そこで、電源ノイズの増大を防止しながら、記憶容量の
大容量化を図ることが必要となっている。
体記憶装置に関するものである。近年、半導体記憶装置
は大容量化が益々進んでいる。このような半導体記憶装
置では、書き込みモード、読み出しモード及びセル情報
のセルフーリフレッシュモードにおいて、同時に動作す
る回路が増大して、電源ノイズが増大する傾向にある。
そこで、電源ノイズの増大を防止しながら、記憶容量の
大容量化を図ることが必要となっている。
【０００２】
【従来の技術】従来のＤＲＡＭの一例を図６に従って説
明する。記憶セルＣｅはワード線ＷＬと、ビット線Ｂ
Ｌ，バーＢＬの何れかに接続され、ロウデコーダ及びコ
ラムデコーダによりワード線ＷＬ及びビット線ＢＬ，バ
ーＢＬを選択することにより、記憶セルＣｅが選択され
る。
明する。記憶セルＣｅはワード線ＷＬと、ビット線Ｂ
Ｌ，バーＢＬの何れかに接続され、ロウデコーダ及びコ
ラムデコーダによりワード線ＷＬ及びビット線ＢＬ，バ
ーＢＬを選択することにより、記憶セルＣｅが選択され
る。
【０００３】前記ビット線ＢＬ，バーＢＬにはセンスア
ンプ１が接続される。このセンスアンプ１はＰチャネル
ＭＯＳトランジスタＴr1，Ｔr2と、ＮチャネルＭＯＳト
ランジスタＴr3，Ｔr4とから構成され、高電位側電源Ｐ
ＳＧと、低電位側電源ＮＳＧとが供給されると活性化さ
れる。
ンプ１が接続される。このセンスアンプ１はＰチャネル
ＭＯＳトランジスタＴr1，Ｔr2と、ＮチャネルＭＯＳト
ランジスタＴr3，Ｔr4とから構成され、高電位側電源Ｐ
ＳＧと、低電位側電源ＮＳＧとが供給されると活性化さ
れる。
【０００４】前記センスアンプ１には電源ＶccからＰチ
ャネルＭＯＳトランジスタＴr5を介して前記高電位側電
源ＰＳＧが供給され、グランドＧＮＤからＮチャネルＭ
ＯＳトランジスタＴr6を介して前記低電位側電源ＮＳＧ
が供給される。
ャネルＭＯＳトランジスタＴr5を介して前記高電位側電
源ＰＳＧが供給され、グランドＧＮＤからＮチャネルＭ
ＯＳトランジスタＴr6を介して前記低電位側電源ＮＳＧ
が供給される。
【０００５】前記トランジスタＴr5のゲートにはセンス
アンプ活性化信号ＬＥがインバータ回路２ａを介して入
力され、前記トランジスタＴr6のゲートにはセンスアン
プ活性化信号ＬＥが入力されている。
アンプ活性化信号ＬＥがインバータ回路２ａを介して入
力され、前記トランジスタＴr6のゲートにはセンスアン
プ活性化信号ＬＥが入力されている。
【０００６】このように構成されたＤＲＡＭの読み出し
動作を図７に従って説明する。ビット線ＢＬ，バーＢＬ
が例えば１／２Ｖccのリセット電位にリセットされてい
る状態からワード線ＷＬが選択されて、その電位がＨレ
ベルに引き上げられる。
動作を図７に従って説明する。ビット線ＢＬ，バーＢＬ
が例えば１／２Ｖccのリセット電位にリセットされてい
る状態からワード線ＷＬが選択されて、その電位がＨレ
ベルに引き上げられる。
【０００７】すると、当該ワード線ＷＬに接続された記
憶セルＣｅからセル情報が読み出され、例えばビット線
ＢＬの電位がビット線バーＢＬの電位より僅かに上昇す
る。この状態で、センスアンプ活性化信号ＬＥがＨレベ
ルに引き上げられると、トランジスタＴr5，Ｔr6がオン
されて、センスアンプ１に高電位側電源ＰＳＧと、低電
位側電源ＮＳＧとが供給される。
憶セルＣｅからセル情報が読み出され、例えばビット線
ＢＬの電位がビット線バーＢＬの電位より僅かに上昇す
る。この状態で、センスアンプ活性化信号ＬＥがＨレベ
ルに引き上げられると、トランジスタＴr5，Ｔr6がオン
されて、センスアンプ１に高電位側電源ＰＳＧと、低電
位側電源ＮＳＧとが供給される。
【０００８】すると、センスアンプ１が活性化されてビ
ット線ＢＬ，バーＢＬの電位差が拡大され、このセル情
報がコラムゲート、データバス、出力バッファ回路等を
介して出力データとして出力される。
ット線ＢＬ，バーＢＬの電位差が拡大され、このセル情
報がコラムゲート、データバス、出力バッファ回路等を
介して出力データとして出力される。
【０００９】次いで、選択されていたワード線ＷＬの電
位がＬレベルに引き下げられ、センスアンプ活性化信号
ＬＥがＬレベルとなると、センスアンプ１が不活性化さ
れ、ビット線ＢＬ，バーＢＬの電位が同一レベルにリセ
ットされる。
位がＬレベルに引き下げられ、センスアンプ活性化信号
ＬＥがＬレベルとなると、センスアンプ１が不活性化さ
れ、ビット線ＢＬ，バーＢＬの電位が同一レベルにリセ
ットされる。
【００１０】
【発明が解決しようとする課題】上記のようなＤＲＡＭ
では、記憶容量の増大にともなって、例えば上記読み出
し動作時に多数のセンスアンプ１が同時に活性化され
る。すると、図７に破線で示すように電源Ｖccの電圧レ
ベルが一時的に低下するとともに、電源Ｖssの電圧レベ
ルが一時的に上昇する電源ノイズＮが発生する。
では、記憶容量の増大にともなって、例えば上記読み出
し動作時に多数のセンスアンプ１が同時に活性化され
る。すると、図７に破線で示すように電源Ｖccの電圧レ
ベルが一時的に低下するとともに、電源Ｖssの電圧レベ
ルが一時的に上昇する電源ノイズＮが発生する。
【００１１】そして、このような電源ノイズＮが周辺回
路の誤動作の原因となるという問題点がある。この発明
の目的は、センスアンプの活性化に基づく電源ノイズの
発生を抑制し得る半導体記憶装置を提供することにあ
る。
路の誤動作の原因となるという問題点がある。この発明
の目的は、センスアンプの活性化に基づく電源ノイズの
発生を抑制し得る半導体記憶装置を提供することにあ
る。
【００１２】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、ワード線ＷＬの選択に基づいて選
択された記憶セルＣｅからセル情報がビット線ＢＬ，バ
ーＢＬに読み出され、センスアンプ活性化信号ＬＥに基
づいて電源ＰＮＳが供給されて活性化されるセンスアン
プ１で前記ビット線ＢＬ，バーＢＬに読み出されたセル
情報が増幅される。前記センスアンプ１と前記電源ＰＮ
Ｓとの間には活性化制御回路４が介在されるとともに、
該活性化制御回路４には電源電圧に充電した容量Ｃが接
続され、前記活性化制御回路４により前記センスアンプ
活性化信号ＬＥの入力に基づいて所定時間に限り前記容
量Ｃが前記センスアンプ１に接続され、所定時間経過後
は前記センスアンプ１に前記電源ＰＮＳが接続される。
図である。すなわち、ワード線ＷＬの選択に基づいて選
択された記憶セルＣｅからセル情報がビット線ＢＬ，バ
ーＢＬに読み出され、センスアンプ活性化信号ＬＥに基
づいて電源ＰＮＳが供給されて活性化されるセンスアン
プ１で前記ビット線ＢＬ，バーＢＬに読み出されたセル
情報が増幅される。前記センスアンプ１と前記電源ＰＮ
Ｓとの間には活性化制御回路４が介在されるとともに、
該活性化制御回路４には電源電圧に充電した容量Ｃが接
続され、前記活性化制御回路４により前記センスアンプ
活性化信号ＬＥの入力に基づいて所定時間に限り前記容
量Ｃが前記センスアンプ１に接続され、所定時間経過後
は前記センスアンプ１に前記電源ＰＮＳが接続される。
【００１３】また、図２及び図４に示すように前記活性
化制御回路４は前記センスアンプ活性化信号ＬＥに基づ
いて前記容量Ｃ１，Ｃ２を所定時間に限り前記センスア
ンプ１に接続するワンショットパルス発生回路３と、前
記センスアンプ活性化信号ＬＥの入力から所定時間後に
前記センスアンプ１に電源ＰＳＧ，ＮＳＧを接続する遅
延回路２ｂ，２ｅとから構成される。
化制御回路４は前記センスアンプ活性化信号ＬＥに基づ
いて前記容量Ｃ１，Ｃ２を所定時間に限り前記センスア
ンプ１に接続するワンショットパルス発生回路３と、前
記センスアンプ活性化信号ＬＥの入力から所定時間後に
前記センスアンプ１に電源ＰＳＧ，ＮＳＧを接続する遅
延回路２ｂ，２ｅとから構成される。
【００１４】
【作用】センスアンプ活性化信号ＬＥに基づいて、まず
容量Ｃからセンスアンプ１に電源電圧が供給され、所定
時間後にセンスアンプ１に電源ＰＮＳが供給される。
容量Ｃからセンスアンプ１に電源電圧が供給され、所定
時間後にセンスアンプ１に電源ＰＮＳが供給される。
【００１５】
【実施例】図２は本発明を具体化した第一の実施例を示
す。なお、前記従来例と同一構成部分は同一符号を付し
てその説明を省略する。
す。なお、前記従来例と同一構成部分は同一符号を付し
てその説明を省略する。
【００１６】センスアンプ１に低電位側電源ＮＳＧを供
給する為のトランジスタＴr6のゲートには、センスアン
プ活性化信号ＬＥが偶数段のインバータ回路２ｂを介し
て入力される。従って、トランジスタＴr6のゲートには
センスアンプ活性化信号ＬＥがインバータ回路２ｂによ
る遅延時間後に出力信号φ２として入力される。
給する為のトランジスタＴr6のゲートには、センスアン
プ活性化信号ＬＥが偶数段のインバータ回路２ｂを介し
て入力される。従って、トランジスタＴr6のゲートには
センスアンプ活性化信号ＬＥがインバータ回路２ｂによ
る遅延時間後に出力信号φ２として入力される。
【００１７】前記センスアンプ活性化信号ＬＥはワンシ
ョットパルス発生回路３に入力される。前記ワンショッ
トパルス発生回路３はセンスアンプ活性化信号ＬＥのＬ
レベルからＨレベルへの立ち上がりに基づいて、一定時
間Ｌレベルとなるパルス信号を出力する。なお、出力信
号のＬレベルのパルス幅は、ワンショットパルス発生回
路３を構成する奇数段のインバータ回路２ｃにより設定
され、前記インバータ回路２ｂの遅延時間と一致するよ
うに構成される。
ョットパルス発生回路３に入力される。前記ワンショッ
トパルス発生回路３はセンスアンプ活性化信号ＬＥのＬ
レベルからＨレベルへの立ち上がりに基づいて、一定時
間Ｌレベルとなるパルス信号を出力する。なお、出力信
号のＬレベルのパルス幅は、ワンショットパルス発生回
路３を構成する奇数段のインバータ回路２ｃにより設定
され、前記インバータ回路２ｂの遅延時間と一致するよ
うに構成される。
【００１８】前記ワンショットパルス発生回路３の出力
信号は、インバータ回路２ｄに入力され、同インバータ
回路２ｄの出力信号φ１はＮチャネルＭＯＳトランジス
タＴr7のゲートに入力される。
信号は、インバータ回路２ｄに入力され、同インバータ
回路２ｄの出力信号φ１はＮチャネルＭＯＳトランジス
タＴr7のゲートに入力される。
【００１９】前記トランジスタＴr7のドレインは前記ト
ランジスタＴr6のドレインに接続され、同トランジスタ
Ｔr7のソースは容量Ｃ１を介して電源Ｖccに接続されて
いる。
ランジスタＴr6のドレインに接続され、同トランジスタ
Ｔr7のソースは容量Ｃ１を介して電源Ｖccに接続されて
いる。
【００２０】前記容量Ｃ１の低電位側端子はＮチャネル
ＭＯＳトランジスタＴr8のドレインに接続され、同トラ
ンジスタＴr8のソースは電源Ｖssに接続されている。ま
た、前記トランジスタＴr8のゲートには外部から入力さ
れる制御信号ＲＡＳバーが入力される。
ＭＯＳトランジスタＴr8のドレインに接続され、同トラ
ンジスタＴr8のソースは電源Ｖssに接続されている。ま
た、前記トランジスタＴr8のゲートには外部から入力さ
れる制御信号ＲＡＳバーが入力される。
【００２１】次に、上記のように構成されたＤＲＡＭの
読み出し動作を図３に従って説明する。さて、読み出し
動作に先立って、制御信号ＲＡＳバーがＨレベルにある
状態では、トランジスタＴr8はオンされ、容量Ｃ１の低
電位側端子レベルφ３は電源Ｖssレベルとなる。
読み出し動作を図３に従って説明する。さて、読み出し
動作に先立って、制御信号ＲＡＳバーがＨレベルにある
状態では、トランジスタＴr8はオンされ、容量Ｃ１の低
電位側端子レベルφ３は電源Ｖssレベルとなる。
【００２２】次いで、制御信号ＲＡＳバーがＬレベルに
立ち下がると、トランジスタＴr8がオフされる。また、
ワード線ＷＬが選択されると、ビット線ＢＬ，バーＢＬ
に僅かな電位差が生じる。
立ち下がると、トランジスタＴr8がオフされる。また、
ワード線ＷＬが選択されると、ビット線ＢＬ，バーＢＬ
に僅かな電位差が生じる。
【００２３】この状態でセンスアンプ活性化信号ＬＥが
Ｈレベルに立ち上がると、トランジスタＴr5がオンされ
て、センスアンプ１の高電位側電源ＰＳＧがＨレベルに
立ち上がる。
Ｈレベルに立ち上がると、トランジスタＴr5がオンされ
て、センスアンプ１の高電位側電源ＰＳＧがＨレベルに
立ち上がる。
【００２４】また、ワンショットパルス発生回路３によ
りインバータ回路２ｄの出力信号φ１がＨレベルとな
り、トランジスタＴr7が一時的にオンされる。すると、
容量Ｃ１の低電位側端子レベルφ３によりセンスアンプ
１に電源Ｖssレベルの低電位側電源ＮＳＧが供給され、
同センスアンプ１が活性化される。
りインバータ回路２ｄの出力信号φ１がＨレベルとな
り、トランジスタＴr7が一時的にオンされる。すると、
容量Ｃ１の低電位側端子レベルφ３によりセンスアンプ
１に電源Ｖssレベルの低電位側電源ＮＳＧが供給され、
同センスアンプ１が活性化される。
【００２５】このとき、センスアンプ１の動作により容
量Ｃ１の低電位側端子レベルφ３が上昇する。次いで、
ワンショットパルス発生回路３によりインバータ回路２
ｄの出力信号φ１が立ち下がってトランジスタＴr7がオ
フされるとともに、遅延回路２ｂの出力信号φ２が立ち
上がってトランジスタＴr6がオンされる。
量Ｃ１の低電位側端子レベルφ３が上昇する。次いで、
ワンショットパルス発生回路３によりインバータ回路２
ｄの出力信号φ１が立ち下がってトランジスタＴr7がオ
フされるとともに、遅延回路２ｂの出力信号φ２が立ち
上がってトランジスタＴr6がオンされる。
【００２６】すると、センスアンプ１の低電位側電源Ｎ
ＳＧとして、電源Ｖssレベルが引き続いて供給され、セ
ンスアンプ１の活性化が継続され、同センスアンプ１の
活性化により、ビット線ＢＬ，バーＢＬの電位差が拡大
される。
ＳＧとして、電源Ｖssレベルが引き続いて供給され、セ
ンスアンプ１の活性化が継続され、同センスアンプ１の
活性化により、ビット線ＢＬ，バーＢＬの電位差が拡大
される。
【００２７】次いで、制御信号ＲＡＳバーがＨレベルに
立ち上がると、トランジスタＴr8がオンされて容量Ｃ１
の低電位側端子レベルφ３はグランドＧＮＤレベルまで
引き下げられる。
立ち上がると、トランジスタＴr8がオンされて容量Ｃ１
の低電位側端子レベルφ３はグランドＧＮＤレベルまで
引き下げられる。
【００２８】そして、ワード線ＷＬがＬレベルとなって
記憶セルＣｅの選択が停止され、センスアンプ活性化信
号ＬＥがＬレベルに立ち下がると、センスアンプ１の高
電位側電源ＰＳＧ及び低電位側電源ＮＳＧは同一レベル
となる。
記憶セルＣｅの選択が停止され、センスアンプ活性化信
号ＬＥがＬレベルに立ち下がると、センスアンプ１の高
電位側電源ＰＳＧ及び低電位側電源ＮＳＧは同一レベル
となる。
【００２９】すると、センスアンプ１が不活性化され、
ビット線ＢＬ，バーＢＬの電位がリセットされる。以上
のようにこのＤＲＡＭでは、センスアンプ活性化信号Ｌ
ＥがＨレベルとなってセンスアンプ１が活性化される
と、同センスアンプ１の低電位側電源ＮＳＧはまず容量
Ｃ１の低電位側端子レベルφ３に接続され、同センスア
ンプ１から容量Ｃ１に電荷が吸収される。
ビット線ＢＬ，バーＢＬの電位がリセットされる。以上
のようにこのＤＲＡＭでは、センスアンプ活性化信号Ｌ
ＥがＨレベルとなってセンスアンプ１が活性化される
と、同センスアンプ１の低電位側電源ＮＳＧはまず容量
Ｃ１の低電位側端子レベルφ３に接続され、同センスア
ンプ１から容量Ｃ１に電荷が吸収される。
【００３０】次いで、低電位側電源ＮＳＧは電源Ｖssに
接続されて、センスアンプ１から電源Ｖssに電荷が吸収
される。従って、このようなセンスアンプ１が同時に多
数個活性化されても、各センスアンプ１から電源Ｖssへ
の電荷の急激な流れ込みを防止することができるので、
電源Ｖssレベルの上昇による電源ノイズの発生を抑制す
ることができる。
接続されて、センスアンプ１から電源Ｖssに電荷が吸収
される。従って、このようなセンスアンプ１が同時に多
数個活性化されても、各センスアンプ１から電源Ｖssへ
の電荷の急激な流れ込みを防止することができるので、
電源Ｖssレベルの上昇による電源ノイズの発生を抑制す
ることができる。
【００３１】また、容量Ｃ１からの電荷の引き抜きはセ
ンスアンプ１によりビット線ＢＬ，バーＢＬの電位差を
拡大した後に、制御信号ＲＡＳバーの立ち上がりに基づ
いて行われるので、容量Ｃ１からの電荷の引き抜きによ
る電源Ｖssの電圧変動に対する影響を低減することがで
きる。
ンスアンプ１によりビット線ＢＬ，バーＢＬの電位差を
拡大した後に、制御信号ＲＡＳバーの立ち上がりに基づ
いて行われるので、容量Ｃ１からの電荷の引き抜きによ
る電源Ｖssの電圧変動に対する影響を低減することがで
きる。
【００３２】次に、この発明を具体化した第二の実施例
を図４に従って説明する。なお、前記第一の実施例と同
一構成部分は同一符号を付して、その説明を省略する。
センスアンプ活性化信号ＬＥは奇数段のインバータ回路
２ｅを介してトランジスタＴr5のゲートに入力される。
従って、トランジスタＴr5のゲートにはセンスアンプ活
性化信号ＬＥを反転させた信号φ４がインバータ回路２
ｅによる遅延時間後に入力される。
を図４に従って説明する。なお、前記第一の実施例と同
一構成部分は同一符号を付して、その説明を省略する。
センスアンプ活性化信号ＬＥは奇数段のインバータ回路
２ｅを介してトランジスタＴr5のゲートに入力される。
従って、トランジスタＴr5のゲートにはセンスアンプ活
性化信号ＬＥを反転させた信号φ４がインバータ回路２
ｅによる遅延時間後に入力される。
【００３３】前記センスアンプ活性化信号ＬＥはワンシ
ョットパルス発生回路３に入力され、同ワンショットパ
ルス発生回路３の出力信号φ５はＰチャネルＭＯＳトラ
ンジスタＴr9のゲートに入力される。
ョットパルス発生回路３に入力され、同ワンショットパ
ルス発生回路３の出力信号φ５はＰチャネルＭＯＳトラ
ンジスタＴr9のゲートに入力される。
【００３４】前記トランジスタＴr9のドレインは前記ト
ランジスタＴr5のドレインに接続され、同トランジスタ
Ｔr9のソースは、容量Ｃ２の高電位側端子に接続されて
いる。
ランジスタＴr5のドレインに接続され、同トランジスタ
Ｔr9のソースは、容量Ｃ２の高電位側端子に接続されて
いる。
【００３５】前記容量Ｃ２の高電位側端子はＰチャネル
ＭＯＳトランジスタＴr10 のドレインに接続され、同ト
ランジスタＴr10 のソースは電源Ｖccに接続され、同ト
ランジスタＴr10 のゲートには制御信号ＲＡＳバーがイ
ンバータ回路２ｆを介して入力されている。
ＭＯＳトランジスタＴr10 のドレインに接続され、同ト
ランジスタＴr10 のソースは電源Ｖccに接続され、同ト
ランジスタＴr10 のゲートには制御信号ＲＡＳバーがイ
ンバータ回路２ｆを介して入力されている。
【００３６】次に、上記のように構成されたＤＲＡＭの
読み出し動作を図５に従って説明する。さて、読み出し
動作に先立って、制御信号ＲＡＳバーがＨレベルにある
状態では、トランジスタＴr10 はオンされ、容量Ｃ２の
高電位側端子レベルφ６は電源Ｖccレベルとなる。
読み出し動作を図５に従って説明する。さて、読み出し
動作に先立って、制御信号ＲＡＳバーがＨレベルにある
状態では、トランジスタＴr10 はオンされ、容量Ｃ２の
高電位側端子レベルφ６は電源Ｖccレベルとなる。
【００３７】次いで、制御信号ＲＡＳバーがＬレベルに
立ち下がると、トランジスタＴr10がオフされる。ま
た、ワード線ＷＬが選択されると、ビット線ＢＬ，バー
ＢＬに僅かな電位差が生じる。
立ち下がると、トランジスタＴr10がオフされる。ま
た、ワード線ＷＬが選択されると、ビット線ＢＬ，バー
ＢＬに僅かな電位差が生じる。
【００３８】この状態でセンスアンプ活性化信号ＬＥが
Ｈレベルに立ち上がると、トランジスタＴr6がオンされ
て、センスアンプ１の低電位側電源ＮＳＧが電源Ｖssレ
ベルに引き下げられる。
Ｈレベルに立ち上がると、トランジスタＴr6がオンされ
て、センスアンプ１の低電位側電源ＮＳＧが電源Ｖssレ
ベルに引き下げられる。
【００３９】また、ワンショットパルス発生回路３の出
力信号φ５が立ち下がって、トランジスタＴr9が一時的
にオンされる。すると、容量Ｃ２の高電位側端子レベル
φ６によりセンスアンプ１に電源Ｖccレベルの高電位側
電源ＰＳＧが供給され、同センスアンプ１が活性化され
る。
力信号φ５が立ち下がって、トランジスタＴr9が一時的
にオンされる。すると、容量Ｃ２の高電位側端子レベル
φ６によりセンスアンプ１に電源Ｖccレベルの高電位側
電源ＰＳＧが供給され、同センスアンプ１が活性化され
る。
【００４０】このとき、センスアンプ１の動作により容
量Ｃ２の高電位側端子レベルφ６が低下する。次いで、
ワンショットパルス発生回路３の出力信号φ５が立ち上
がってトランジスタＴr9がオフされるとともに、インバ
ータ回路２ｅの出力信号φ４が立ち下がってトランジス
タＴr5がオンされる。
量Ｃ２の高電位側端子レベルφ６が低下する。次いで、
ワンショットパルス発生回路３の出力信号φ５が立ち上
がってトランジスタＴr9がオフされるとともに、インバ
ータ回路２ｅの出力信号φ４が立ち下がってトランジス
タＴr5がオンされる。
【００４１】すると、センスアンプ１の高電位側電源Ｐ
ＳＧとして、電源Ｖccレベルが引き続いて供給され、セ
ンスアンプ１の活性化が継続され、同センスアンプ１の
活性化により、ビット線ＢＬ，バーＢＬの電位差が拡大
される。
ＳＧとして、電源Ｖccレベルが引き続いて供給され、セ
ンスアンプ１の活性化が継続され、同センスアンプ１の
活性化により、ビット線ＢＬ，バーＢＬの電位差が拡大
される。
【００４２】次いで、制御信号ＲＡＳバーがＨレベルに
立ち上がると、トランジスタＴr10がオンされて容量Ｃ
２の高電位側端子レベルφ６は電源Ｖccレベルまで引き
上げられる。
立ち上がると、トランジスタＴr10がオンされて容量Ｃ
２の高電位側端子レベルφ６は電源Ｖccレベルまで引き
上げられる。
【００４３】そして、ワード線ＷＬがＬレベルとなって
記憶セルＣｅの選択が停止され、センスアンプ活性化信
号ＬＥがＬレベルに立ち下がると、センスアンプ１の高
電位側電源ＰＳＧ及び低電位側電源ＮＳＧは同一レベル
となる。
記憶セルＣｅの選択が停止され、センスアンプ活性化信
号ＬＥがＬレベルに立ち下がると、センスアンプ１の高
電位側電源ＰＳＧ及び低電位側電源ＮＳＧは同一レベル
となる。
【００４４】すると、センスアンプ１が不活性化され、
ビット線ＢＬ，バーＢＬの電位がリセットされる。以上
のようにこのＤＲＡＭでは、センスアンプ活性化信号Ｌ
ＥがＨレベルとなってセンスアンプ１が活性化される
と、同センスアンプ１の高電位側電源ＰＳＧはまず容量
Ｃ２の高電位側端子レベルφ６に接続され、同容量Ｃ２
からセンスアンプ１に電荷が供給される。
ビット線ＢＬ，バーＢＬの電位がリセットされる。以上
のようにこのＤＲＡＭでは、センスアンプ活性化信号Ｌ
ＥがＨレベルとなってセンスアンプ１が活性化される
と、同センスアンプ１の高電位側電源ＰＳＧはまず容量
Ｃ２の高電位側端子レベルφ６に接続され、同容量Ｃ２
からセンスアンプ１に電荷が供給される。
【００４５】次いで、高電位側電源ＰＳＧは電源Ｖccに
接続されて、電源Ｖccからセンスアンプ１に電荷が供給
される。従って、このようなセンスアンプ１が同時に多
数個活性化されても、電源Ｖccから各センスアンプ１へ
の電荷の急激な流れ込みを防止することができるので、
電源Ｖccレベルの低下による電源ノイズの発生を抑制す
ることができる。
接続されて、電源Ｖccからセンスアンプ１に電荷が供給
される。従って、このようなセンスアンプ１が同時に多
数個活性化されても、電源Ｖccから各センスアンプ１へ
の電荷の急激な流れ込みを防止することができるので、
電源Ｖccレベルの低下による電源ノイズの発生を抑制す
ることができる。
【００４６】また、容量Ｃ２への電荷の供給はセンスア
ンプ１によりビット線ＢＬ，バーＢＬの電位差を拡大し
た後に、制御信号ＲＡＳバーの立ち上がりに基づいて行
われるので、容量Ｃ２への電荷の供給による電源Ｖccの
電圧変動に対する影響を低減することができる。
ンプ１によりビット線ＢＬ，バーＢＬの電位差を拡大し
た後に、制御信号ＲＡＳバーの立ち上がりに基づいて行
われるので、容量Ｃ２への電荷の供給による電源Ｖccの
電圧変動に対する影響を低減することができる。
【００４７】なお、前記第一の実施例と第二の実施例と
を組み合わせて、電源Ｖccレベルの低下による電源ノイ
ズと、電源Ｖssレベルの上昇による電源ノイズをともに
抑制する構成とすることもできる。
を組み合わせて、電源Ｖccレベルの低下による電源ノイ
ズと、電源Ｖssレベルの上昇による電源ノイズをともに
抑制する構成とすることもできる。
【００４８】
【発明の効果】以上詳述したように、この発明はセンス
アンプの活性化に基づく電源ノイズの発生を抑制し得る
半導体記憶装置を提供することができる優れた効果を発
揮する。
アンプの活性化に基づく電源ノイズの発生を抑制し得る
半導体記憶装置を提供することができる優れた効果を発
揮する。
【図１】本発明の原理説明図である。
【図２】第一の実施例を示す回路図である。
【図３】第一の実施例の動作を示す波形図である。
【図４】第二の実施例を示す回路図である。
【図５】第二の実施例の動作を示す波形図である。
【図６】従来例を示す回路図である。
【図７】従来例の動作を示す波形図である。
１ センスアンプ ４ 活性化制御回路 Ｃｅ 記憶セル ＢＬ，バーＢＬ ビット線 ＷＬ ワード線 ＬＥ 活性化信号 ＰＮＳ 電源 Ｃ 容量
───────────────────────────────────────────────────── フロントページの続き (72)発明者 祖父江 功弥 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内
Claims (2)
- 【請求項１】 ワード線（ＷＬ）の選択に基づいて選択
された記憶セル（Ｃｅ）からセル情報をビット線（Ｂ
Ｌ，バーＢＬ）に読み出し、センスアンプ活性化信号
（ＬＥ）に基づいて電源（ＰＮＳ）が供給されて活性化
されるセンスアンプ（１）で前記ビット線（ＢＬ，バー
ＢＬ）に読み出されたセル情報を増幅する半導体記憶装
置であって、 前記センスアンプ（１）と前記電源（ＰＮＳ）との間に
は活性化制御回路（４）を介在させるとともに、該活性
化制御回路（４）には電源電圧に充電した容量（Ｃ）を
接続し、前記活性化制御回路（４）は前記センスアンプ
活性化信号（ＬＥ）の入力に基づいて所定時間に限り前
記容量（Ｃ）を前記センスアンプ（１）に接続し、所定
時間経過後は前記センスアンプ（１）に前記電源（ＰＮ
Ｓ）を接続することを特徴とする半導体記憶装置。 - 【請求項２】 前記活性化制御回路（４）は前記センス
アンプ活性化信号（ＬＥ）に基づいて前記容量（Ｃ１，
Ｃ２）を所定時間に限り前記センスアンプ（１）に接続
するワンショットパルス発生回路（３）と、前記センス
アンプ活性化信号（ＬＥ）の入力から所定時間後に前記
センスアンプ（１）に電源（ＰＳＧ，ＮＳＧ）を接続す
る遅延回路（２ｂ，２ｅ）とから構成したことを特徴と
する請求項１記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5229225A JPH0785668A (ja) | 1993-09-14 | 1993-09-14 | 半導体記憶装置 |
| US08/305,722 US5508965A (en) | 1993-09-14 | 1994-09-14 | Semiconductor memory device |
| KR1019940023159A KR0137084B1 (ko) | 1993-09-14 | 1994-09-14 | 반도체 메모리 장치 |
| US08/584,471 US5619465A (en) | 1993-09-14 | 1996-01-11 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5229225A JPH0785668A (ja) | 1993-09-14 | 1993-09-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0785668A true JPH0785668A (ja) | 1995-03-31 |
Family
ID=16888799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5229225A Withdrawn JPH0785668A (ja) | 1993-09-14 | 1993-09-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0785668A (ja) |
-
1993
- 1993-09-14 JP JP5229225A patent/JPH0785668A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |