JPH05314765A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH05314765A JPH05314765A JP4080164A JP8016492A JPH05314765A JP H05314765 A JPH05314765 A JP H05314765A JP 4080164 A JP4080164 A JP 4080164A JP 8016492 A JP8016492 A JP 8016492A JP H05314765 A JPH05314765 A JP H05314765A
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- JP
- Japan
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- refresh
- self
- substrate
- circuit
- current
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- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
ルフリフレッシュ電流を低減することにある。 【構成】基板電位Vsを検知する基板電圧検知回路1に
スイッチ用トランジスタQCを設け、このQCをセルフ
リフレッシュ同期パルス発生回路6からのコントロール
信号φsにより制御する。これにより、電流Idをセル
フリフレッシュ中に止める。また、セルフリフレッシュ
中のリフレッシュそのものの期間は電流Idを流し、接
点電位Vdを検知することにより行う。
Description
にセルフリフレッシュ機能を有するダイナミックRAM
に関する。
クRAM(DRAM)は、ひとつのシステム上に大量に
使用されている。このため、そのダイナミックRAMの
消費電力を小さくする事は切実な問題である。時に、ス
タンバイ・モードでの消費電力は少ないほど良い。その
中でも、メモリ・リフレッシュ付きスタンバイ・モード
の消費電力は最も重要である。このときの消費電流を特
にバッテリ・バックアップ・カレントと言う。すなわ
ち、電池によるメモリ・データのリフレッシュを行うの
で、この電流は非常に小さくなくてはならない。当然の
ことながら、リフレッシュがセルフリフレッシュとなっ
ても同様である。
位検出供給回路の構成図である。図4に示すように、こ
のDRAMはP−chMOSFETQ1〜Q3およびn
−chMOSFETQ4,Q5を備えた基板電圧検知回
路1aと、この検知回路1aの節点電位Vdを増幅する
増幅回路3と、この増幅回路3の出力φ1およびアクテ
ィブ信号φaのOR論理をとるORゲート4と、このO
Rゲート4の出力φ2により負の基板電位を発生する基
板電位発生回路5とを基板部2上に搭載している。尚、
Cdは寄生容量である。このDRAMの基板電位発生回
路5と基板電位検知回路1aとが基板部2を介し負のフ
ィードバックとして連結されている。この基板部2の基
板電位Vsは、CMOSデバイスのn−chMOSFE
Tのしきい値電圧を安定させ、しかもラッチ・アップ現
象によるデバイスの電流破壊を防止するために重要な負
の電位であり、これを供給するために基板電位発生回路
5が必要である。一方、基板電位検知回路1aは基板電
位Vsを常に検知し、この電位の高低に応じて基板電位
発生回路5を止めたり動かしたりする。
説明する。まず、p−chMOSFETQ1〜Q3は抵
抗手段として用いており、n−chMOSFETQ4,
Q5はダイオード手段として用いている。このときの基
板電位Vsと節点電位Vd間の差は、ほぼn−chMO
SFETQ4とQ5のしきい値電圧Vtの和になる。
れは次の(1)式のように表わされる。
示すように、ここでは上述した(1)式の関係を表わし
ている。すなわち、節点電位Vdが確定するためには、
n−chMOSFETQ4とQ5にId以上の電流が必
要である。この電流Idはしきい値電流であり、n−c
hMOSFETにしきい値電圧が印加されたときのソー
スとドレイン間を流れる電流である。このIdの値はp
−chMOSFETQ1,Q2,Q3という抵抗手段に
より調節されている。この節点電位Vdの値は入力イン
ピーダンスの高い増幅回路3により増幅される。増幅回
路3のインピーダンスを高くする理由は、Idが増幅回
路3の方に流れないようにするためである。
ナログ値をφ1というデジタル値に変換する機能も合わ
せ持っている。また、前述した容量CdはVd節点の寄
生容量を表わし、ここの配線容量やゲート容量等で構成
されている。この寄生容量Cdの値は半導体回路のレイ
アウトによるところが大きい。この増幅回路3の出力φ
1とアクティブ信号φaのOR論理を取った信号がφ2
である。このORゲートの出力φ2がハイレベルのと
き、基板電位発生回路(バック・バイアス・ジェネレー
タ)5は動作する。一方、ORゲート4の出力φ2がロ
ウレベルのとき、基板電位発生回路5は動作しない。
板部2を負電位にしようとするが、DRAMの動作状態
(φaがハイレベル)では、基板電位発生回路5は動作
状態になる。これはトランジスタがOn/Offを数多
く繰り返すときに、トランジスタが基板部2にリーク電
流を流し込み、基板電位Vsがプラス側に変位してしま
うのを防止するためである。逆に、DRAMのスタンバ
イ状態(φaがロウレベル)では、動作状態と比較した
On/Off数が極端に少ないので、基板部2へのリー
ク電流も少ない。従って、基板電位発生回路5は基板電
位検知回路1aより基板電位Vsを見て、必要に応じて
動作すれば良い。
Mは、Idの値が極力少なく保たれなくてはならない。
すなわち、Idにより基板電位が変位し、そのために基
板電位発生回路を動作させる電流が必要になるという欠
点があり、しかもId自身が流れることにより電流が消
費されるという欠点がある。要するに、Idは定常的に
流れ、スタンバイ時でもアクティブ時でも、あるいはセ
ルフリフレッシュの時でも流れてしまう。
びセルフリフレッシュ時の消費電流を少なくできる半導
体メモリを提供することにある。
は、セルフ・リフレッシュ機能を備えた半導体メモリに
おいて、基板部に接続するとともにスイッチ手段を備え
た基板電圧検知回路と、前記基板電圧検知回路の節点電
位に基づき基板電圧を供給する基板電圧発生回路と、前
記スイッチ手段を制御するためのコントロール信号を発
生するセルフリフレッシュパルス発生回路とを有し、セ
ルフリフレッシュ期間の一部の期間に前記基板電圧検知
回路を停止させるように構成される。
て説明する。図1は本発明の一実施例を示すDRAMの
基板電位検出・供給回路の構成図である。図1に示すよ
うに、本実施例は各部品を搭載する基板部2と、この基
板部2の基板電位Vsを検出する基板電位検知回路1
と、この基板電位検知回路1における節点電位Vdを増
幅回路3およびORゲート4を介して検出し基板部2へ
負の電圧をバックバイアスとして供給する基板電位発生
回路5と、基板電圧検知回路1のスイッチ用MOSトラ
ンジスタQCのオンオフを制御してセルフリフレッシュ
電流Idを断続させるセルフリフレッシュ同期パルス発
生回路6とを有している。かかる基板電位検出・供給回
路において、各信号はあらかじめスタンバイのときにア
クティブ信号φa=L、コントロール信号φs=パルス
状態になり、更にアクティブのときにφa=H、φs=
Lになる。
ある。図2に示すように、まずスタンバイのときには、
コントロール信号φsがHであるので、スイッチトラン
ジスタQCはON状態であり、電流Idは定常的に流れ
ている。この状態は前述した実施例の基板電位Vsの保
持機能と全く変わらない。次に、アクティブのときに
は、φs=Lであるので、基板電圧検知回路1のスイッ
チ用トランジスタQcはOFF状態である。従って、I
d=0Aであるので、基板電位Vsの検知をやめてい
る。また、基板電位発生回路5は常に動作状態であるた
め、基板電位Vsの検知をする必要は無い。この電流I
dを止めることにより、動作電流は小さくなる。更に、
セルフリフレッシュのときは、コントロール信号φsは
タイマ(図示省略)によりパルス発生回路6よりパルス
を発生する。尚、セルフリフレッシュ信号φrは、φr
=Hがリフレッシュ期間であり、φr=Lがセルフリフ
レッシュ中のスタンバイ期間である。このセルフリフレ
ッシュ信号φrのパルス期間がDRAMのセルフリフレ
ッシュ周期となるが、このφrについては、ごく一般的
なセルフリフレッシュ信号である。また、前述したコン
トロール信号φsはセルフリフレッシュ信号φrに先行
してハイレベルになり、遅れてロウレベルになる信号で
ある。すなわち、このコントロール信号φsがハイレベ
ルになっている期間は、基板電圧検知回路1が動作し、
ロウレベルになっている期間は、基板電位検知回路1は
動作していない。すなわち、この基板電圧検知回路1が
動作していない期間により、DRAM全体の動作電流を
削減している。
フレッシュ信号φrに先行してハイレベルにする理由
は、寄生容量Cdが存在するためである。このコントロ
ール信号φsがハイレベルになってスイッチトランジス
タQcをオンするとIdが流れ始めるが、寄生容量Cd
をチャージしてIdが定常電流化するまでは節点電位V
dのレベルは本来の値より少し低めになっている。この
期間の正確なVdの値は半導体回路のレイアウトによる
ところが大きい。また、先行する時間は、このレイアウ
トによる影響と、増幅回路3の回路遅延時間とで決定さ
れる一方、コントロール信号φsが遅れてロウレベルに
なる理由は、リフレッシュ動作時に基板電位Vsに異変
が生じた場合、この基板電位Vsの回復する期間を十分
にとるためである。要するに、回復しうる期間までは基
板電位Vsの検知をやめることはできない。また、この
回復しうる期間は基板電位発生回路5の電流能力によっ
て決定する。
の基板電位検出・供給回路の構成図である。図3に示す
ように、本実施例が前述した一実施例と比較して相違す
る点は、ORゲート4を3入力にし、リフレッシュ・パ
ルス信号φrをφ2のロジックに加えたことにある。こ
のことにより、セルフリフレッシュのときは、毎回のリ
フレッシュにおいて、基板電位発生回路5が動作する。
つまり、セルフリフレッシュ中の基板電位Vsがいちば
ん変位しやすいリフレッシュ期間に、あらかじめ基板電
位発生回路5を動作させておくことにある。尚、その他
の回路構成および回路動作については、前述した一実施
例と同様であるので、説明を省略する。
モリは、アクティブのときとセルフリフレッシュのとき
の消費電流を少なくできるという効果がある。すなわ
ち、削減される電流および動作電流を従来例と比較する
と、アクティブ動作電流に対して削減率1%以下である
のに対し、セルフリフレッシュ動作電流に対しては削減
率2〜6%と効果が大きい。
出・供給回路の構成図である。
検出・供給回路の構成図である。
給回路の構成図である。
Claims (2)
- 【請求項1】 セルフ・リフレッシュ機能を備えた半導
体メモリにおいて、基板部に接続するとともにスイッチ
手段を備えた基板電圧検知回路と、前記基板電圧検知回
路の節点電位に基づき基板電圧を供給する基板電圧発生
回路と、前記スイッチ手段を制御するためのコントロー
ル信号を発生するセルフリフレッシュパルス発生回路と
を有し、セルフリフレッシュ期間の一部の期間に前記基
板電圧検知回路を停止させることを特徴とする半導体メ
モリ。 - 【請求項2】 前記スイッチ手段は、nチャネルMOS
FETで構成した請求項1記載の半導体メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4080164A JP2962034B2 (ja) | 1992-04-02 | 1992-04-02 | 半導体メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4080164A JP2962034B2 (ja) | 1992-04-02 | 1992-04-02 | 半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05314765A true JPH05314765A (ja) | 1993-11-26 |
JP2962034B2 JP2962034B2 (ja) | 1999-10-12 |
Family
ID=13710683
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4080164A Expired - Lifetime JP2962034B2 (ja) | 1992-04-02 | 1992-04-02 | 半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2962034B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08315574A (ja) * | 1995-04-26 | 1996-11-29 | Samsung Electron Co Ltd | 基板電圧発生回路 |
KR100234389B1 (ko) * | 1996-09-13 | 1999-12-15 | 윤종용 | 전압 검출 회로 |
WO2000070621A1 (fr) * | 1999-05-14 | 2000-11-23 | Hitachi, Ltd. | Dispositif a circuit integre a semi-conducteurs |
US6807122B2 (en) | 2001-11-14 | 2004-10-19 | Hitachi, Ltd. | Semiconductor memory device requiring refresh |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01223693A (ja) * | 1988-03-01 | 1989-09-06 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
JPH02137254A (ja) * | 1988-11-17 | 1990-05-25 | Nec Ic Microcomput Syst Ltd | 基板電位検知回路 |
-
1992
- 1992-04-02 JP JP4080164A patent/JP2962034B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH01223693A (ja) * | 1988-03-01 | 1989-09-06 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
JPH02137254A (ja) * | 1988-11-17 | 1990-05-25 | Nec Ic Microcomput Syst Ltd | 基板電位検知回路 |
Cited By (5)
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US6560154B1 (en) | 1999-05-14 | 2003-05-06 | Hitachi, Ltd. | Semiconductor integrated circuit device |
US6807122B2 (en) | 2001-11-14 | 2004-10-19 | Hitachi, Ltd. | Semiconductor memory device requiring refresh |
Also Published As
Publication number | Publication date |
---|---|
JP2962034B2 (ja) | 1999-10-12 |
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