JPH05314765A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH05314765A JPH05314765A JP4080164A JP8016492A JPH05314765A JP H05314765 A JPH05314765 A JP H05314765A JP 4080164 A JP4080164 A JP 4080164A JP 8016492 A JP8016492 A JP 8016492A JP H05314765 A JPH05314765 A JP H05314765A
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- JP
- Japan
- Prior art keywords
- refresh
- self
- substrate
- circuit
- current
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Abstract
(57)【要約】
【目的】アクティブ時およびセルフリフレッシュ時のセ
ルフリフレッシュ電流を低減することにある。 【構成】基板電位Ｖｓを検知する基板電圧検知回路１に
スイッチ用トランジスタＱＣを設け、このＱＣをセルフ
リフレッシュ同期パルス発生回路６からのコントロール
信号φｓにより制御する。これにより、電流Ｉｄをセル
フリフレッシュ中に止める。また、セルフリフレッシュ
中のリフレッシュそのものの期間は電流Ｉｄを流し、接
点電位Ｖｄを検知することにより行う。
ルフリフレッシュ電流を低減することにある。 【構成】基板電位Ｖｓを検知する基板電圧検知回路１に
スイッチ用トランジスタＱＣを設け、このＱＣをセルフ
リフレッシュ同期パルス発生回路６からのコントロール
信号φｓにより制御する。これにより、電流Ｉｄをセル
フリフレッシュ中に止める。また、セルフリフレッシュ
中のリフレッシュそのものの期間は電流Ｉｄを流し、接
点電位Ｖｄを検知することにより行う。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
にセルフリフレッシュ機能を有するダイナミックＲＡＭ
に関する。
にセルフリフレッシュ機能を有するダイナミックＲＡＭ
に関する。
【０００２】
【従来の技術】従来、半導体メモリの中でもダイナミッ
クＲＡＭ（ＤＲＡＭ）は、ひとつのシステム上に大量に
使用されている。このため、そのダイナミックＲＡＭの
消費電力を小さくする事は切実な問題である。時に、ス
タンバイ・モードでの消費電力は少ないほど良い。その
中でも、メモリ・リフレッシュ付きスタンバイ・モード
の消費電力は最も重要である。このときの消費電流を特
にバッテリ・バックアップ・カレントと言う。すなわ
ち、電池によるメモリ・データのリフレッシュを行うの
で、この電流は非常に小さくなくてはならない。当然の
ことながら、リフレッシュがセルフリフレッシュとなっ
ても同様である。
クＲＡＭ（ＤＲＡＭ）は、ひとつのシステム上に大量に
使用されている。このため、そのダイナミックＲＡＭの
消費電力を小さくする事は切実な問題である。時に、ス
タンバイ・モードでの消費電力は少ないほど良い。その
中でも、メモリ・リフレッシュ付きスタンバイ・モード
の消費電力は最も重要である。このときの消費電流を特
にバッテリ・バックアップ・カレントと言う。すなわ
ち、電池によるメモリ・データのリフレッシュを行うの
で、この電流は非常に小さくなくてはならない。当然の
ことながら、リフレッシュがセルフリフレッシュとなっ
ても同様である。
【０００３】図４は従来の一例を示すＤＲＡＭの基板電
位検出供給回路の構成図である。図４に示すように、こ
のＤＲＡＭはＰ−ｃｈＭＯＳＦＥＴＱ１〜Ｑ３およびｎ
−ｃｈＭＯＳＦＥＴＱ４，Ｑ５を備えた基板電圧検知回
路１ａと、この検知回路１ａの節点電位Ｖｄを増幅する
増幅回路３と、この増幅回路３の出力φ１およびアクテ
ィブ信号φａのＯＲ論理をとるＯＲゲート４と、このＯ
Ｒゲート４の出力φ２により負の基板電位を発生する基
板電位発生回路５とを基板部２上に搭載している。尚、
Ｃｄは寄生容量である。このＤＲＡＭの基板電位発生回
路５と基板電位検知回路１ａとが基板部２を介し負のフ
ィードバックとして連結されている。この基板部２の基
板電位Ｖｓは、ＣＭＯＳデバイスのｎ−ｃｈＭＯＳＦＥ
Ｔのしきい値電圧を安定させ、しかもラッチ・アップ現
象によるデバイスの電流破壊を防止するために重要な負
の電位であり、これを供給するために基板電位発生回路
５が必要である。一方、基板電位検知回路１ａは基板電
位Ｖｓを常に検知し、この電位の高低に応じて基板電位
発生回路５を止めたり動かしたりする。
位検出供給回路の構成図である。図４に示すように、こ
のＤＲＡＭはＰ−ｃｈＭＯＳＦＥＴＱ１〜Ｑ３およびｎ
−ｃｈＭＯＳＦＥＴＱ４，Ｑ５を備えた基板電圧検知回
路１ａと、この検知回路１ａの節点電位Ｖｄを増幅する
増幅回路３と、この増幅回路３の出力φ１およびアクテ
ィブ信号φａのＯＲ論理をとるＯＲゲート４と、このＯ
Ｒゲート４の出力φ２により負の基板電位を発生する基
板電位発生回路５とを基板部２上に搭載している。尚、
Ｃｄは寄生容量である。このＤＲＡＭの基板電位発生回
路５と基板電位検知回路１ａとが基板部２を介し負のフ
ィードバックとして連結されている。この基板部２の基
板電位Ｖｓは、ＣＭＯＳデバイスのｎ−ｃｈＭＯＳＦＥ
Ｔのしきい値電圧を安定させ、しかもラッチ・アップ現
象によるデバイスの電流破壊を防止するために重要な負
の電位であり、これを供給するために基板電位発生回路
５が必要である。一方、基板電位検知回路１ａは基板電
位Ｖｓを常に検知し、この電位の高低に応じて基板電位
発生回路５を止めたり動かしたりする。
【０００４】次に、かかる基板電位Ｖｓの検知について
説明する。まず、ｐ−ｃｈＭＯＳＦＥＴＱ１〜Ｑ３は抵
抗手段として用いており、ｎ−ｃｈＭＯＳＦＥＴＱ４，
Ｑ５はダイオード手段として用いている。このときの基
板電位Ｖｓと節点電位Ｖｄ間の差は、ほぼｎ−ｃｈＭＯ
ＳＦＥＴＱ４とＱ５のしきい値電圧Ｖｔの和になる。
説明する。まず、ｐ−ｃｈＭＯＳＦＥＴＱ１〜Ｑ３は抵
抗手段として用いており、ｎ−ｃｈＭＯＳＦＥＴＱ４，
Ｑ５はダイオード手段として用いている。このときの基
板電位Ｖｓと節点電位Ｖｄ間の差は、ほぼｎ−ｃｈＭＯ
ＳＦＥＴＱ４とＱ５のしきい値電圧Ｖｔの和になる。
【０００５】すなわち、２Ｖｔ＝Ｖｄ−Ｖｓとなる。こ
れは次の（１）式のように表わされる。
れは次の（１）式のように表わされる。
【０００６】Ｖｄ＝２Ｖｔ＋Ｖｓ……（１） 図５は図４における各種信号等の波形図である。図５に
示すように、ここでは上述した（１）式の関係を表わし
ている。すなわち、節点電位Ｖｄが確定するためには、
ｎ−ｃｈＭＯＳＦＥＴＱ４とＱ５にＩｄ以上の電流が必
要である。この電流Ｉｄはしきい値電流であり、ｎ−ｃ
ｈＭＯＳＦＥＴにしきい値電圧が印加されたときのソー
スとドレイン間を流れる電流である。このＩｄの値はｐ
−ｃｈＭＯＳＦＥＴＱ１，Ｑ２，Ｑ３という抵抗手段に
より調節されている。この節点電位Ｖｄの値は入力イン
ピーダンスの高い増幅回路３により増幅される。増幅回
路３のインピーダンスを高くする理由は、Ｉｄが増幅回
路３の方に流れないようにするためである。
示すように、ここでは上述した（１）式の関係を表わし
ている。すなわち、節点電位Ｖｄが確定するためには、
ｎ−ｃｈＭＯＳＦＥＴＱ４とＱ５にＩｄ以上の電流が必
要である。この電流Ｉｄはしきい値電流であり、ｎ−ｃ
ｈＭＯＳＦＥＴにしきい値電圧が印加されたときのソー
スとドレイン間を流れる電流である。このＩｄの値はｐ
−ｃｈＭＯＳＦＥＴＱ１，Ｑ２，Ｑ３という抵抗手段に
より調節されている。この節点電位Ｖｄの値は入力イン
ピーダンスの高い増幅回路３により増幅される。増幅回
路３のインピーダンスを高くする理由は、Ｉｄが増幅回
路３の方に流れないようにするためである。
【０００７】かかる増幅回路３は節点電位Ｖｄというア
ナログ値をφ１というデジタル値に変換する機能も合わ
せ持っている。また、前述した容量ＣｄはＶｄ節点の寄
生容量を表わし、ここの配線容量やゲート容量等で構成
されている。この寄生容量Ｃｄの値は半導体回路のレイ
アウトによるところが大きい。この増幅回路３の出力φ
１とアクティブ信号φａのＯＲ論理を取った信号がφ２
である。このＯＲゲートの出力φ２がハイレベルのと
き、基板電位発生回路（バック・バイアス・ジェネレー
タ）５は動作する。一方、ＯＲゲート４の出力φ２がロ
ウレベルのとき、基板電位発生回路５は動作しない。
ナログ値をφ１というデジタル値に変換する機能も合わ
せ持っている。また、前述した容量ＣｄはＶｄ節点の寄
生容量を表わし、ここの配線容量やゲート容量等で構成
されている。この寄生容量Ｃｄの値は半導体回路のレイ
アウトによるところが大きい。この増幅回路３の出力φ
１とアクティブ信号φａのＯＲ論理を取った信号がφ２
である。このＯＲゲートの出力φ２がハイレベルのと
き、基板電位発生回路（バック・バイアス・ジェネレー
タ）５は動作する。一方、ＯＲゲート４の出力φ２がロ
ウレベルのとき、基板電位発生回路５は動作しない。
【０００８】また、基板電位発生回路５は動作状態で基
板部２を負電位にしようとするが、ＤＲＡＭの動作状態
（φａがハイレベル）では、基板電位発生回路５は動作
状態になる。これはトランジスタがＯｎ／Ｏｆｆを数多
く繰り返すときに、トランジスタが基板部２にリーク電
流を流し込み、基板電位Ｖｓがプラス側に変位してしま
うのを防止するためである。逆に、ＤＲＡＭのスタンバ
イ状態（φａがロウレベル）では、動作状態と比較した
Ｏｎ／Ｏｆｆ数が極端に少ないので、基板部２へのリー
ク電流も少ない。従って、基板電位発生回路５は基板電
位検知回路１ａより基板電位Ｖｓを見て、必要に応じて
動作すれば良い。
板部２を負電位にしようとするが、ＤＲＡＭの動作状態
（φａがハイレベル）では、基板電位発生回路５は動作
状態になる。これはトランジスタがＯｎ／Ｏｆｆを数多
く繰り返すときに、トランジスタが基板部２にリーク電
流を流し込み、基板電位Ｖｓがプラス側に変位してしま
うのを防止するためである。逆に、ＤＲＡＭのスタンバ
イ状態（φａがロウレベル）では、動作状態と比較した
Ｏｎ／Ｏｆｆ数が極端に少ないので、基板部２へのリー
ク電流も少ない。従って、基板電位発生回路５は基板電
位検知回路１ａより基板電位Ｖｓを見て、必要に応じて
動作すれば良い。
【０００９】
【発明が解決しようとする課題】上述した従来のＤＲＡ
Ｍは、Ｉｄの値が極力少なく保たれなくてはならない。
すなわち、Ｉｄにより基板電位が変位し、そのために基
板電位発生回路を動作させる電流が必要になるという欠
点があり、しかもＩｄ自身が流れることにより電流が消
費されるという欠点がある。要するに、Ｉｄは定常的に
流れ、スタンバイ時でもアクティブ時でも、あるいはセ
ルフリフレッシュの時でも流れてしまう。
Ｍは、Ｉｄの値が極力少なく保たれなくてはならない。
すなわち、Ｉｄにより基板電位が変位し、そのために基
板電位発生回路を動作させる電流が必要になるという欠
点があり、しかもＩｄ自身が流れることにより電流が消
費されるという欠点がある。要するに、Ｉｄは定常的に
流れ、スタンバイ時でもアクティブ時でも、あるいはセ
ルフリフレッシュの時でも流れてしまう。
【００１０】本発明の目的は、かかるアクティブ時およ
びセルフリフレッシュ時の消費電流を少なくできる半導
体メモリを提供することにある。
びセルフリフレッシュ時の消費電流を少なくできる半導
体メモリを提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体メモリ
は、セルフ・リフレッシュ機能を備えた半導体メモリに
おいて、基板部に接続するとともにスイッチ手段を備え
た基板電圧検知回路と、前記基板電圧検知回路の節点電
位に基づき基板電圧を供給する基板電圧発生回路と、前
記スイッチ手段を制御するためのコントロール信号を発
生するセルフリフレッシュパルス発生回路とを有し、セ
ルフリフレッシュ期間の一部の期間に前記基板電圧検知
回路を停止させるように構成される。
は、セルフ・リフレッシュ機能を備えた半導体メモリに
おいて、基板部に接続するとともにスイッチ手段を備え
た基板電圧検知回路と、前記基板電圧検知回路の節点電
位に基づき基板電圧を供給する基板電圧発生回路と、前
記スイッチ手段を制御するためのコントロール信号を発
生するセルフリフレッシュパルス発生回路とを有し、セ
ルフリフレッシュ期間の一部の期間に前記基板電圧検知
回路を停止させるように構成される。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すＤＲＡＭの
基板電位検出・供給回路の構成図である。図１に示すよ
うに、本実施例は各部品を搭載する基板部２と、この基
板部２の基板電位Ｖｓを検出する基板電位検知回路１
と、この基板電位検知回路１における節点電位Ｖｄを増
幅回路３およびＯＲゲート４を介して検出し基板部２へ
負の電圧をバックバイアスとして供給する基板電位発生
回路５と、基板電圧検知回路１のスイッチ用ＭＯＳトラ
ンジスタＱＣのオンオフを制御してセルフリフレッシュ
電流Ｉｄを断続させるセルフリフレッシュ同期パルス発
生回路６とを有している。かかる基板電位検出・供給回
路において、各信号はあらかじめスタンバイのときにア
クティブ信号φａ＝Ｌ、コントロール信号φｓ＝パルス
状態になり、更にアクティブのときにφａ＝Ｈ、φｓ＝
Ｌになる。
て説明する。図１は本発明の一実施例を示すＤＲＡＭの
基板電位検出・供給回路の構成図である。図１に示すよ
うに、本実施例は各部品を搭載する基板部２と、この基
板部２の基板電位Ｖｓを検出する基板電位検知回路１
と、この基板電位検知回路１における節点電位Ｖｄを増
幅回路３およびＯＲゲート４を介して検出し基板部２へ
負の電圧をバックバイアスとして供給する基板電位発生
回路５と、基板電圧検知回路１のスイッチ用ＭＯＳトラ
ンジスタＱＣのオンオフを制御してセルフリフレッシュ
電流Ｉｄを断続させるセルフリフレッシュ同期パルス発
生回路６とを有している。かかる基板電位検出・供給回
路において、各信号はあらかじめスタンバイのときにア
クティブ信号φａ＝Ｌ、コントロール信号φｓ＝パルス
状態になり、更にアクティブのときにφａ＝Ｈ、φｓ＝
Ｌになる。
【００１３】図２は図１における各種信号等の波形図で
ある。図２に示すように、まずスタンバイのときには、
コントロール信号φｓがＨであるので、スイッチトラン
ジスタＱＣはＯＮ状態であり、電流Ｉｄは定常的に流れ
ている。この状態は前述した実施例の基板電位Ｖｓの保
持機能と全く変わらない。次に、アクティブのときに
は、φｓ＝Ｌであるので、基板電圧検知回路１のスイッ
チ用トランジスタＱｃはＯＦＦ状態である。従って、Ｉ
ｄ＝０Ａであるので、基板電位Ｖｓの検知をやめてい
る。また、基板電位発生回路５は常に動作状態であるた
め、基板電位Ｖｓの検知をする必要は無い。この電流Ｉ
ｄを止めることにより、動作電流は小さくなる。更に、
セルフリフレッシュのときは、コントロール信号φｓは
タイマ（図示省略）によりパルス発生回路６よりパルス
を発生する。尚、セルフリフレッシュ信号φｒは、φｒ
＝Ｈがリフレッシュ期間であり、φｒ＝Ｌがセルフリフ
レッシュ中のスタンバイ期間である。このセルフリフレ
ッシュ信号φｒのパルス期間がＤＲＡＭのセルフリフレ
ッシュ周期となるが、このφｒについては、ごく一般的
なセルフリフレッシュ信号である。また、前述したコン
トロール信号φｓはセルフリフレッシュ信号φｒに先行
してハイレベルになり、遅れてロウレベルになる信号で
ある。すなわち、このコントロール信号φｓがハイレベ
ルになっている期間は、基板電圧検知回路１が動作し、
ロウレベルになっている期間は、基板電位検知回路１は
動作していない。すなわち、この基板電圧検知回路１が
動作していない期間により、ＤＲＡＭ全体の動作電流を
削減している。
ある。図２に示すように、まずスタンバイのときには、
コントロール信号φｓがＨであるので、スイッチトラン
ジスタＱＣはＯＮ状態であり、電流Ｉｄは定常的に流れ
ている。この状態は前述した実施例の基板電位Ｖｓの保
持機能と全く変わらない。次に、アクティブのときに
は、φｓ＝Ｌであるので、基板電圧検知回路１のスイッ
チ用トランジスタＱｃはＯＦＦ状態である。従って、Ｉ
ｄ＝０Ａであるので、基板電位Ｖｓの検知をやめてい
る。また、基板電位発生回路５は常に動作状態であるた
め、基板電位Ｖｓの検知をする必要は無い。この電流Ｉ
ｄを止めることにより、動作電流は小さくなる。更に、
セルフリフレッシュのときは、コントロール信号φｓは
タイマ（図示省略）によりパルス発生回路６よりパルス
を発生する。尚、セルフリフレッシュ信号φｒは、φｒ
＝Ｈがリフレッシュ期間であり、φｒ＝Ｌがセルフリフ
レッシュ中のスタンバイ期間である。このセルフリフレ
ッシュ信号φｒのパルス期間がＤＲＡＭのセルフリフレ
ッシュ周期となるが、このφｒについては、ごく一般的
なセルフリフレッシュ信号である。また、前述したコン
トロール信号φｓはセルフリフレッシュ信号φｒに先行
してハイレベルになり、遅れてロウレベルになる信号で
ある。すなわち、このコントロール信号φｓがハイレベ
ルになっている期間は、基板電圧検知回路１が動作し、
ロウレベルになっている期間は、基板電位検知回路１は
動作していない。すなわち、この基板電圧検知回路１が
動作していない期間により、ＤＲＡＭ全体の動作電流を
削減している。
【００１４】上述したコントロール信号φｓをセルフリ
フレッシュ信号φｒに先行してハイレベルにする理由
は、寄生容量Ｃｄが存在するためである。このコントロ
ール信号φｓがハイレベルになってスイッチトランジス
タＱｃをオンするとＩｄが流れ始めるが、寄生容量Ｃｄ
をチャージしてＩｄが定常電流化するまでは節点電位Ｖ
ｄのレベルは本来の値より少し低めになっている。この
期間の正確なＶｄの値は半導体回路のレイアウトによる
ところが大きい。また、先行する時間は、このレイアウ
トによる影響と、増幅回路３の回路遅延時間とで決定さ
れる一方、コントロール信号φｓが遅れてロウレベルに
なる理由は、リフレッシュ動作時に基板電位Ｖｓに異変
が生じた場合、この基板電位Ｖｓの回復する期間を十分
にとるためである。要するに、回復しうる期間までは基
板電位Ｖｓの検知をやめることはできない。また、この
回復しうる期間は基板電位発生回路５の電流能力によっ
て決定する。
フレッシュ信号φｒに先行してハイレベルにする理由
は、寄生容量Ｃｄが存在するためである。このコントロ
ール信号φｓがハイレベルになってスイッチトランジス
タＱｃをオンするとＩｄが流れ始めるが、寄生容量Ｃｄ
をチャージしてＩｄが定常電流化するまでは節点電位Ｖ
ｄのレベルは本来の値より少し低めになっている。この
期間の正確なＶｄの値は半導体回路のレイアウトによる
ところが大きい。また、先行する時間は、このレイアウ
トによる影響と、増幅回路３の回路遅延時間とで決定さ
れる一方、コントロール信号φｓが遅れてロウレベルに
なる理由は、リフレッシュ動作時に基板電位Ｖｓに異変
が生じた場合、この基板電位Ｖｓの回復する期間を十分
にとるためである。要するに、回復しうる期間までは基
板電位Ｖｓの検知をやめることはできない。また、この
回復しうる期間は基板電位発生回路５の電流能力によっ
て決定する。
【００１５】図３は本発明の他の実施例を示すＤＲＡＭ
の基板電位検出・供給回路の構成図である。図３に示す
ように、本実施例が前述した一実施例と比較して相違す
る点は、ＯＲゲート４を３入力にし、リフレッシュ・パ
ルス信号φｒをφ２のロジックに加えたことにある。こ
のことにより、セルフリフレッシュのときは、毎回のリ
フレッシュにおいて、基板電位発生回路５が動作する。
つまり、セルフリフレッシュ中の基板電位Ｖｓがいちば
ん変位しやすいリフレッシュ期間に、あらかじめ基板電
位発生回路５を動作させておくことにある。尚、その他
の回路構成および回路動作については、前述した一実施
例と同様であるので、説明を省略する。
の基板電位検出・供給回路の構成図である。図３に示す
ように、本実施例が前述した一実施例と比較して相違す
る点は、ＯＲゲート４を３入力にし、リフレッシュ・パ
ルス信号φｒをφ２のロジックに加えたことにある。こ
のことにより、セルフリフレッシュのときは、毎回のリ
フレッシュにおいて、基板電位発生回路５が動作する。
つまり、セルフリフレッシュ中の基板電位Ｖｓがいちば
ん変位しやすいリフレッシュ期間に、あらかじめ基板電
位発生回路５を動作させておくことにある。尚、その他
の回路構成および回路動作については、前述した一実施
例と同様であるので、説明を省略する。
【００１６】
【発明の効果】以上説明したように、本発明の半導体メ
モリは、アクティブのときとセルフリフレッシュのとき
の消費電流を少なくできるという効果がある。すなわ
ち、削減される電流および動作電流を従来例と比較する
と、アクティブ動作電流に対して削減率１％以下である
のに対し、セルフリフレッシュ動作電流に対しては削減
率２〜６％と効果が大きい。
モリは、アクティブのときとセルフリフレッシュのとき
の消費電流を少なくできるという効果がある。すなわ
ち、削減される電流および動作電流を従来例と比較する
と、アクティブ動作電流に対して削減率１％以下である
のに対し、セルフリフレッシュ動作電流に対しては削減
率２〜６％と効果が大きい。
【図１】本発明の一実施例を示すＤＲＡＭの基板電位検
出・供給回路の構成図である。
出・供給回路の構成図である。
【図２】図１における各種信号等の波形図である。
【図３】本発明の他の実施例を示すＤＲＡＭの基板電位
検出・供給回路の構成図である。
検出・供給回路の構成図である。
【図４】従来の一例を示すＤＲＡＭの基板電位検出・供
給回路の構成図である。
給回路の構成図である。
【図５】図４における各種信号等の波形図である。
１ 基板電圧検知回路 ２ 基板部 ３ 増幅回路 ４ ＯＲゲート ５ 基板電圧発生回路 ６ セルフリフレッシュ周期パルス発生回路 Ｑ１〜Ｑ３ ＰチャネルＭＯＳＦＥＴ Ｑ４，Ｑ５ ＮチャネルＭＯＳＦＥＴ ＱＣ スイッチ用ＮチャネルＭＯＳＦＥＴ φ１ 増幅出力 φ２ ＯＲゲート出力 φａ アクティブ信号 φｓ コントロール信号 φｒ リフレッシュ・パルス信号 Ｉｄ 基板電圧検知電流 Ｖｄ 節点電位 Ｖｓ 基板電位
Claims (2)
- 【請求項１】 セルフ・リフレッシュ機能を備えた半導
体メモリにおいて、基板部に接続するとともにスイッチ
手段を備えた基板電圧検知回路と、前記基板電圧検知回
路の節点電位に基づき基板電圧を供給する基板電圧発生
回路と、前記スイッチ手段を制御するためのコントロー
ル信号を発生するセルフリフレッシュパルス発生回路と
を有し、セルフリフレッシュ期間の一部の期間に前記基
板電圧検知回路を停止させることを特徴とする半導体メ
モリ。 - 【請求項２】 前記スイッチ手段は、ｎチャネルＭＯＳ
ＦＥＴで構成した請求項１記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080164A JP2962034B2 (ja) | 1992-04-02 | 1992-04-02 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080164A JP2962034B2 (ja) | 1992-04-02 | 1992-04-02 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05314765A true JPH05314765A (ja) | 1993-11-26 |
| JP2962034B2 JP2962034B2 (ja) | 1999-10-12 |
Family
ID=13710683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4080164A Expired - Lifetime JP2962034B2 (ja) | 1992-04-02 | 1992-04-02 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2962034B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08315574A (ja) * | 1995-04-26 | 1996-11-29 | Samsung Electron Co Ltd | 基板電圧発生回路 |
| KR100234389B1 (ko) * | 1996-09-13 | 1999-12-15 | 윤종용 | 전압 검출 회로 |
| WO2000070621A1 (fr) * | 1999-05-14 | 2000-11-23 | Hitachi, Ltd. | Dispositif a circuit integre a semi-conducteurs |
| US6807122B2 (en) | 2001-11-14 | 2004-10-19 | Hitachi, Ltd. | Semiconductor memory device requiring refresh |
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|---|---|---|---|---|
| JPH01223693A (ja) * | 1988-03-01 | 1989-09-06 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
| JPH02137254A (ja) * | 1988-11-17 | 1990-05-25 | Nec Ic Microcomput Syst Ltd | 基板電位検知回路 |
-
1992
- 1992-04-02 JP JP4080164A patent/JP2962034B2/ja not_active Expired - Lifetime
Patent Citations (2)
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