KR100429559B1 - 저전력 반도체메모리소자의 비트라인 프리차지 장치 - Google Patents

저전력 반도체메모리소자의 비트라인 프리차지 장치 Download PDF

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Abstract

본 발명은 동작 주파수의 변경 없이 비트라인의 프리차지시간을 키워줌으로서 전력 소비를 줄이고 안정적으로 동작하는 반도체메모리소자를 구현하기 위한 것으로서, 본 발명의 일 측면에 따르면, 반도체메모리소자의 비트라인 프리차지장치에 있어서, 제1프리차지신호에 응답하여 비트라인 쌍을 프리차지하기 위한 제1프리차지부와, 상기 제1프리차지신호 및 워드라인신호의 디스에이블 구간에서 액티브되는 제2프리차지신호에 응답하여 상기 워드라인 신호가 디스에이블된 시점부터 해당 비트라인 쌍에 대한 다음 액세스 동작이 수행되기 전까지 상기 비트라인 쌍을 프리차지하기 위한 제2프리차지부를 구비하는 반도체메모리소자의 비트라인 프리차지장치가 제공된다.

Description

저전력 반도체메모리소자의 비트라인 프리차지 장치{Low power bitline precharge device in semiconductor memory device}
본 발명은 반도체메모리소자에 관한 것으로, 특히 다수의 프리차지 장치를 구비하는 에스램(Static Random Access Memory : 이하, "SRAM")의 비트라인 프리차지장치에 관한 것이다.
최근 들어, 노트북, 이동통신 단말기 및 휴대용 전자제품의 사용이 급속적으로 증가하면서, 이에 탑재되는 메모리소자의 경우 저 소비전력이 가장 중요한 항목중의 하나로 대두되고 있다.
도1은 종래의 SRAM의 코어 블럭의 간략화된 회로도이다.
도1을 참조하면, SRAM 코어(core) 블럭은 프리차지(precharge) 신호(PRE)에 응답하여 정비트라인(BL)과 부비트라인(/BL)을 프리차지하는 프리차지부(110)와, 워드라인(wordline) 신호(WL)에 응답하여 비트라인(BL, /BL)을 통해 입출력되는 데이터를 저장하는 메모리 셀(130)과, 컬럼어드레스신호(COL)에 응답하여 상기 정비트라인 및 상기 부비트라인과 정데이터버스(DB)와 부데이터버스(/DB)의 연결을 제어하는 컬럼셀렉터(column selector)(150)와, 상기 메모리 셀(130)로 부터 전달된 데이터의 차를 감지 및 증폭하여 출력데이터(DOUT)로 출력하는 센스앰프(sense amplifier)(170)와, 쓰기 동작에서 액티브되는 쓰기인에이블신호(WE)에 응답하여 외부에서 입력된 데이터(DIN)를 상기 메모리셀(130)로 구동하는 데이터입력드라이버(190)로 이루어진다.
도2의 타이밍 도를 참조하여 상기와 같은 구성을 갖는 SRAM의 읽기 및 쓰기동작에 대해서 살펴본다.
클럭(CLK)이 인에이블되어 액티브(active) 모드로 전환되면, 동작 모드에 관계없이 비트라인의 프리차지 동작을 수행한다. 상기 프리차지신호(PRE)가 액티브되어 상기 프리차지부(110)의 NMOS트랜지스터 NM11 및 NM12와, PMOS트랜지스터 PM11이 턴-온되어 상기 정비트라인(BL)과 상기 부비트라인(/BL)을 "하이"로 프리차지한다.
프리차지동작이 종료되면 제어신호에 따라 읽기 또는 쓰기 동작을 수행한다. 먼저 제1읽기동작의 경우, 상기 프리차지 동작이 끝나면 상기 워드라인신호(WL)가 액티브되어 상기 메모리 셀(130)에 저장되어 있던 데이터가 상기 정비트라인(BL)과 부비트라인(/BL)을 통해 상기 센스앰프(170)에서 증폭되어 데이터버스를 통해 외부로 출력된다.
상기 제1읽기동작의 경우 상기 워드라인신호(WL)를 상기 제1읽기동작의 한 주기동안 인에이블시켜 줌으로 인해서, 상기 메모리 셀(130)에서 데이터가 계속 출력되어 전류가 소모된다.
이러한 문제점을 개선하기 위하여 제2읽기동작이 제안되었는 바, 이는 상기 메모리 셀(130)의 데이터가 상기 정비트라인(BL) 및 부비트라인(/BL)으로 출력되어 상기 센스앰프(170)가 데이터를 인지하여 증폭을 시작하는 시간 T1 + T2 까지만 상기 워드라인신호(WL)를 액티브시켜 T3의 시간만큼의 전력 소모를 방지한다. 상기 센스앰프(170)가 상기 메모리 셀(130)의 증폭 기능 때문에 "하이"로 프리차지되어 있던 상기 정비트라인(BL)과 상기 부비트라인(/BL) 중의 하나가 "로우"로 떨어지는 것을 감지 및 증폭해서 상기 데이터버스로 출력하므로 상기 워드라인신호(WL)을 계속 액티브시킬 필요는 없다.
다음으로 쓰기동작을 살펴보면, 마찬가지로 최초에 프리차지동작이 수행되고 상기 쓰기인에이블신호(WE)가 액티브되어 외부에서 입력된 데이터(DIN)가 상기 데이터입력드라이버(190)를 거쳐 상기 데이터버스(DB, /DB)와 상기 비트라인(BL, /BL)을 통해 상기 메모리 셀(130)로 입력되어 저장된다. 상기 메모리 셀(130)에 저장되어 있던 데이터와 상기 외부에서 입력된 데이터(DIN)가 충돌하더라도 상기 데이터입력드라이버(190)의 구동력이 상기 메모리 셀(130)에 비해 크기 때문에 상기 메모리 셀(130)에 데이터가 저장된다.
한편, 상기 쓰기동작 시에는 읽기동작에 비해서 상기 비트라인의 전위가 더 낮아져서 이를 프리차지하는데 더 많은 시간이 걸린다. 이와 같이 읽기동작 이후의 쓰기동작을 수행하는 경우에는 프리차지시간이 더 필요하므로 이를 해결하기 위해서는 프리차지 동작 시간을 쓰기동작에 기준해서 늘려주는 것과, 읽기 또는 쓰기동작에 맞추어서 프리차지 시간을 가변적으로 적용하는 것이다.
그러나, 프리차지 시간을 가변적으로 해주기 위해서는 제어 회로가 복잡해지고 동작 모드를 인식하여 동작이 수행됨으로 인해서 동작속도가 떨어진다. 또한, 쓰기동작에 기준하여 상기 프리차지 시간을 길게 해주는 경우 읽기동작의 동작시간이 증가함으로 인해서 동작속도의 저하를 초래한다.
도3은 다른 종래의 SRAM 코어 블럭의 회로도이다.
도3을 참조하면, 프리차지신호(PRE)에 응답하여 정비트라인(BL)과 부비트라인(/BL)을 프리차지하는 제1프리차지부(310)와, 워드라인신호(WL)에 응답하여 비트라인(BL, /BL)을 통해 입출력되는 데이터를 저장하는 메모리 셀(330)과, 컬럼어드레스신호(COL)에 응답하여 상기 정비트라인 및 상기 부비트라인과 정데이터버스 (DB)와 부데이터버스(/DB)의 연결을 제어하는 컬럼셀렉터(350)와, 상기 메모리 셀(330)로 부터 전달된 데이터의 차를 감지및증폭하여 출력데이터(DOUT)를 생성하는 센스앰프(370)와, 쓰기동작에서 액티브되는 쓰기인에이블신호(WE)에 응답하여 외부에서 입력된 데이터(DIN)를 상기 메모리셀(330)로 구동하는 데이터입력드라이버(390)와, 게이트로 공급전원을 인가받아 소스-드레인 경로를 통해 상기 정비트라인(BL)에 상기 공급전원을 전달하는 NMOS트랜지스터 NM37과, 게이트로 상기 공급전원을 인가받아 소스-드레인 경로를 통해 상기 부비트라인(/BL)에 상기 공급전원을 전달하는 NMOS트랜지스터 NM38을 구비하는 제2프리차지부(320)로 이루어진다.
상기 제2프리차지부(320)에서 NMOS트랜지스터 NM37 및 NM38은 구동력이 작은 트랜지스터로서 항상 턴-온 되어서 프리차지 시간 T1 이외에도 T2와 T3 시간에도 프리차지 동작을 수행할 수 있어서 제어회로가 복잡해지거나 프리차지시간이 늘어나는 것에 의한 동작속도의 저하를 막을 수 있다.
그러나, 읽기 또는 쓰기동작에서 워드라인이 액티브되면 상기 제2프리차지부(320)에서 인가되는 공급전압과 상기 메모리 셀의 접지라인과의 DC 패스가 형성되므로 상기 제2프리차지부(320)의 NMOS트랜지스터 NM37 및 NM38의 전류 구동 능력을 작게 하더라도 지속적으로 전류 소모가 존재한다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 프리차지에 따른 동작 속도의 저하를 방지하면서 전류 소모를 줄일 수 있는 반도체메모리소자의 비트라인 프리차지장치를 제공하는데 그 목적이 있다.
도1 및 도2는 종래의 SRAM의 코어 블럭의 간략화된 회로도 및 타이밍도.
도3은 다른 종래의 SRAM의 코어 블럭의 간략화된 회로도.
도4 및 도5는 본 발명의 일실시예에 따른 SRAM 코어 블럭의 회로도 및 타이밍도.
도6은 본 발명의 다른 실시예에 따른 제2프리차지신호생성부 및 제2프리차지부의 회로도.
도7은 본 발명의 또다른 실시예에 따른 제2프리차지신호생성부 및 제2프리차지부의 회로도.
* 도면의 주요 부분에 대한 부호의 설명
410 : 제1프리차지부 420 : 제2프리차지부
422 : 제2프리차지신호생성부
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체메모리소자의 비트라인 프리차지장치에 있어서, 제1프리차지신호에 응답하여 비트라인 쌍을 프리차지하기 위한 제1프리차지부와, 상기 제1프리차지신호 및 워드라인신호의 디스에이블 구간에서 액티브되는 제2프리차지신호에 응답하여 상기 워드라인 신호가 디스에이블된 시점부터 해당 비트라인 쌍에 대한 다음 액세스 동작이 수행되기 전까지 상기 비트라인 쌍을 프리차지하기 위한 제2프리차지부를 구비하는 반도체메모리소자의 비트라인 프리차지장치가 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도4는 본 발명의 일실시예에 따른 SRAM 코어 블럭의 회로도이다.
도4를 참조하면, SRAM 코어 블럭은 제1프리차지신호(PRE1)에 응답하여 정비트라인(BL)과 부비트라인(/BL)을 프리차지하는 제1프리차지부(410)와, 워드라인신호(WL)에 응답하여 비트라인(BL, /BL)을 통해 입출력되는 데이터를 저장하는 메모리 셀(430)과, 컬럼어드레스신호(COL)에 응답하여 상기 정비트라인 및 상기 부비트라인과 정데이터버스(DB)와 부데이터버스(/DB)의 연결을 제어하는 컬럼셀렉터(450)와, 상기 메모리 셀(430)로 부터 전달된 데이터의 차를 감지및증폭하여 출력데이터(DOUT)를 생성하는 센스앰프(470)와, 쓰기동작에서 액티브되는 쓰기인에이블신호(WE)에 응답하여 외부에서 입력된 데이터(DIN)를 상기 메모리 셀(430)로 구동하는 데이터입력드라이버(490)와, 상기 제1프리차지신호와 상기 워드라인신호(WL)에 응답하여 상기 비트라인의 프리차지동작을 제어하는 제2프리차지신호(PRE2)를 생성하는 제2프리차지신호생성부(422)와, 상기 제2프리차지신호에 응답하여 상기 비트라인을 프리차지하는 제2프리차지부(420)로 구성된다.
상기 제2프리차지신호생성부(422)는 상기 제1프리차지신호(PRE1)와 상기 워드라인신호(WL)를 부정논리합하는 NOR게이트 NOR42로 이루어지고, 상기 제2프리차지부(420)는 게이트로 상기 제2프리차지신호를 입력받아 소스-드레인 경로를 통해 상기 정비트라인에 공급전압을 전달하는 NMOS트랜지스터 NM47과, 게이트로 상기 제2프리차지신호를 입력받아 소스-드레인 경로를 통해 상기 부비트라인에 공급전압을 전달하는 NMOS트랜지스터 NM48을 구비한다.
도5의 타이밍 도를 참조하여 상기와 같은 구성을 갖는 본 발명의 일실시예에 따른 동작을 살펴본다.
먼저, 읽기동작의 경우 클럭(CLK)이 액티브되면 상기 제1프리차지신호(PRE1)가 액티브되어 상기 제1프리차지부(410)에서 트랜지스터 NM41, NM42, 및 PM41이 턴-온(turn-on) 되어 상기 정비트라인(BL)과 상기 부비트라인(/BL)이 "하이"로 프리차지 및 이퀄라이즈된다.
상기 프리차지 동작이 종료되면, 상기 워드라인신호(WL)가 액티브되어 상기메모리 셀(430)에 저장되어 있던 데이터가 상기 비트라인으로 전달되고, 액티브되어 있던 상기 컬럼셀렉트신호(COL)에 의해 턴-온된 상기 컬럼셀렉터(350)의 NMOS트랜지스터 NM44와 NM45를 통해 상기 센스앰프(470)로 인가되고, 상기 센스앰프(470)에 의해 증폭되어 상기 데이터버스(DB, /DB)로 전달되어 외부로 출력된다.
상기와 같은 데이터의 출력 과정에서 상기 센스앰프(470)에 의해 상기 메모리 셀(430)의 데이터가 증폭되기 시작하면, 상기 워드라인신호(WL)가 디스에이블되고 이에 응답하여 상기 제2프리차지신호생성부(422)에서 상기 제2프리차지신호 (PRE2)가 "하이"로 액티브된다.
액티브된 상기 제2프리차지신호(PRE2)에 의하여 상기 NMOS트랜지스터 NM47과 NM48이 턴-온되어 각각 상기 정비트라인(BL)과 상기 부비트라인(/BL)을 다음 클럭(CLK)이 액티브되기 전까지 "하이"로 프리차지한다.
다음으로, 쓰기동작의 경우에는 상기 읽기동작과 마찬가지로 상기 제1프리차지부(410)에 의한 프리차지동작 이후에 상기 쓰기인에이블신호(WE)가 액티브되어 상기 데이터입력드라이버(490)를 통해 상기 외부 입력 데이터(DIN)가 메모리 셀로 입력되는 동작을 마치고 상기 워드라인신호(WL)가 디스에이블되면, 상기 읽기동작과 같은 방법으로 상기 제2프리차지신호(PRE2)가 액티브되어 상기 정비트라인 및 상기 부비트라인의 프리차지동작을 수행한다.
도6은 본 발명의 다른 실시예에 따른 제2프리차지신호생성부(422) 및 제2프리차지부(420)의 회로도이다.
본 발명의 다른 실시예에 따른 상기 제2프리차지신호생성부(422)는 제1프리차지신호(PRE1)와 워드라인신호(WL)를 논리합하여 제2프리차지신호(/PRE2)를 생성하는 OR게이트 OR62로 이루어지고, 상기 제2프리차지부(420)는 게이트로 상기 제2프리차지신호(/PRE2)를 입력받아 소스-드레인 경로를 통해 공급전원을 정비트라인(BL)으로 공급하는 PMOS트랜지스터 PM67과, 게이트로 상기 제2프리차지신호(/PRE2)를 입력받아 소스-드레인 경로를 통해 상기 공급전원을 부비트라인(/BL)으로 공급하는 PMOS트랜지스터 PM68을 포함하여 이루어진다.
상기 제2프리차지신호(/PRE2)는 상기 제1프리차지신호(PRE1)와 상기 워드라인신호(WL)가 "로우"로 디스에이블 되었을 때 "로우"로 액티브되어 상기 PM67과 상기 PM68을 턴-온시켜 각각 상기 정비트라인 및 상기 부비트라인을 "하이"로 프리차지한다.
도7은 본 발명의 또다른 실시예에 따른 제2프리차지신호생성부(422) 및 제2프리차지부(420)의 회로도이다.
본 발명의 또다른 실시예에 따른 상기 제2프리차지신호생성부(422)는 제1프리차지신호(PRE1)와 워드라인신호(WL)를 부정논리합하여 제2프리차지신호(PRE2)를 생성하는 NOR게이트 NOR72와, 상기 제2프리차지신호를 반전하여 반전된 제2프리차지신호(/PRE2)를 생성하는 인버터 INV72로 이루어지고, 상기 제2프리차지부(420)는 게이트로 상기 제2프리차지신호(PRE2)를 입력받아 소스-드레인 경로를 통해 공급전원을 정비트라인(BL)으로 공급하는 NMOS트랜지스터 NM77과, 게이트로 상기 제2프리차지신호(PRE2)를 입력받아 소스-드레인 경로를 통해 상기 공급전원을 부비트라인(/BL)으로 공급하는 NMOS트랜지스터 NM78과, 게이트로 상기 반전된 제2프리차지신호(/PRE2)를 입력받아 소스-드레인 경로를 통해 상기 정비트라인(BL)과 상기 부비트라인(/BL)간의 전위를 같게 해주는 PMOS트랜지스터 PM77로 이루어진다.
상기 제2프리차지신호(PRE)는 상기 제1프리차지신호(PRE1)와 상기 워드라인신호(WL)가 "로우"로 디스에이블 되었을 때 "하이"로 액티브되어 상기 NM77과 상기 NM78을 턴-온시켜 상기 정비트라인 및 상기 부비트라인을 각각 "하이"로 프리차지하고, 이 때 상기 반전된 제2프리차지신호(/PRE2)는 "로우"로 액티브되어 상기 PM77을 턴-온시켜 상기 정비트라인과 상기 부비트라인의 전위를 같게 해줌으로써 프리차지 동작이 신속하게 일어나게 해준다.
상술한 바와 같이, 비트라인의 프리차지 블럭을 추가하여 동작 상태에 따라 상기 비트라인을 2단계에 걸쳐 프리차지함으로서 동작속도의 저하를 방지하면서 전류 소모를 감소시킬 수 있다.
표1은 동작 주파수에 따른 종래 기술과 본 발명의 일실시예의 전류소비를 비교한 것으로서 동작 주파수가 낮아질수록 그 효과가 커짐을 알 수 있다.
동작 속도 56㎒ 37㎒ 28㎒
종래 기술 46㎃ 42㎃ 40㎃
본 발명 43㎃ 30㎃ 23㎃
절전 비율 7% 29% 43%
또한, 상기 제1프리차지부와 상기 제2프리차지부를 비트라인의 양쪽 끝단에 위치하여 상기 비트라인의 프리차지 동작을 더 효과적으로 수행할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 반도체메모리소자에 있어서 프리차지신호와 쓰기인에이블신호에 응답하여 동작하는 프리차지블럭을 추가하여 동작 주파수의 변경없이 프리차지시간을 키워줌으로서 전력 소비를 줄이고 안정적으로 동작한다.

Claims (5)

  1. 반도체메모리소자의 비트라인 프리차지장치에 있어서,
    제1프리차지신호에 응답하여 비트라인 쌍을 프리차지하기 위한 제1프리차지부와,
    상기 제1프리차지신호 및 워드라인신호의 디스에이블 구간에서 액티브되는 제2프리차지신호에 응답하여 상기 워드라인 신호가 디스에이블된 시점부터 해당 비트라인 쌍에 대한 다음 액세스 동작이 수행되기 전까지 상기 비트라인 쌍을 프리차지하기 위한 제2프리차지부
    를 구비하는 반도체메모리소자의 비트라인 프리차지장치.
  2. 제1항에 있어서,
    상기 제1프리차지부는 상기 비트라인 쌍의 일측 끝단에 위치하며, 상기 제2프리차지부는 상기 비트라인 쌍의 타측 끝단에 위치하는 것을 특징으로 하는 반도체메모리소자의 비트라인 프리차지장치.
  3. 제1항에 있어서,
    상기 제2프리차지부는,
    게이트로 상기 제2프리차지신호를 입력받아 소스-드레인 경로를 통해 각각 상기 비트라인 쌍에 공급전원을 전달하는 NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체메모리소자의 비트라인 프리차지장치.
  4. 제1항에 있어서,
    상기 제2프리차지부는,
    게이트로 상기 제2프리차지신호를 입력받아 소스-드레인 경로를 통해 각각 상기 비트라인 쌍에 공급전원을 전달하는 PMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체메모리소자의 비트라인 프리차지장치.
  5. 제1항에 있어서,
    상기 제2프리차지부는,
    게이트로 상기 제2프리차지신호를 입력받아 소스-드레인 경로를 통해 각각 상기 비트라인 쌍에 공급전원을 전달하는 NMOS트랜지스터; 및
    게이트로 반전된 상기 제2프리차지신호를 입력받아 소스-드레인 경로를 통해 상기 비트라인 쌍 사이의 경로를 인에이블시키는 PMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체메모리소자의 비트라인 프리차지장치.
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