JPH1055664A

JPH1055664A - ブロック書き込み時電力節減

Info

Publication number: JPH1055664A
Application number: JP9119450A
Authority: JP
Inventors: Ray Pinkham; ピンカムレイ; Cheow F Yeo; エフイェオチェオウ
Original assignee: Hyundai Electronics America Inc
Current assignee: SK Hynix America Inc
Priority date: 1996-05-17
Filing date: 1997-05-09
Publication date: 1998-02-24
Anticipated expiration: 2017-05-09
Also published as: KR100259371B1; EP0810607B1; EP0810607A2; CN1167323A; US5781496A; JP4559545B2; TW330298B; DE69724327T2; KR970076850A; DE69724327D1; EP0810607A3; CN1149577C

Abstract

(57)【要約】【目的】ブロック書き込み操作モードによって生じる
有効電力消費量を減らす方法および装置を提供すること
である。【構成】ビデオ・メモリ装置は、正規書き込みモード
とブロック書き込みモードとを有し、大域入出力（Ｉ／
Ｏ）ラインを駆動する大域書き込みドライバと、多数の
局所書き込みドライバとを包含し、各駆動用局所Ｉ／Ｏ
ラインが多数のメモリセルに接続している。制御回路が
大域書き込みドライバおよび局所書き込みドライバに接
続してあり、ブロック書き込み制御信号および正規書き
込み制御信号を発生するようになっている。ブロック書
き込みサイクル中に、ブロック書き込み制御信号が書き
込みデータパスを凍結させ、それによって、ブロック書
き込み中の電力を節約する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリ装置における
電力節減に関する。特に、本発明はブロック書き込みサ
イクルを有するメモリ装置における電力節減に関する。

【０００２】

【従来の技術】メモリ装置において電力消費量を節減す
ることは永続的な重大事である。大容量メモリチップで
は、メモリ装置を低作動電流、低ジャンクション温度を
実現しながらプラスチック・パッケージングで提供でき
るようにすべく低コスト高信頼性チップを実現するため
には積極的な電力節減が重要である。ダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）のようなメモリ
チップにおいて有効電力消費を節減するために多数の技
術が用いられてきた。一般的な技術としては、単一のメ
モリ・ブロックではなくて多数のアレイを用いてＤＲＡ
Ｍを実現する技術がある。すなわち、このＤＲＡＭは共
用センス増幅器、入出力部（Ｉ／Ｏ）およびカラム・デ
コーダを有する多分割データ・ラインを備える。各デー
タ・ラインに接続したメモリセルの数を減らし、各ライ
ンの切り替えキャパシタンスを減らすことによって電力
消費量を最小限に抑えるのである。他の有効電力節減機
構も用いられてきた。たとえば、ハーフＶＤＤデータ・
ライン・プリチャージを用いて外部供給電圧を５Ｖから
３．３Ｖに減らし、オンチップ電圧低下変換を行って内
部供給電圧ＶＤＤを減らすのである。

【０００３】これらの技術のそれぞれは、たいていのＤ
ＲＡＭアーキテクチャで用いて装置の消費する有効電力
を最小限に抑えることができる。しかしながら、比較的
最近のＤＲＡＭアーキテクチャは消費電力を最小限に抑
える試みを難しくしている。グラフィックス用途で性能
を向上させるべく、最近のＤＲＡＭアーキテクチャは、
Pinkham等に対して１９８７年５月１９日発行された米
国特許第4,667,313 号に記載されているように、多重カ
ラム・ブロック書き込み機能を果たすための特徴を含ん
でいる。今日のグラフィックス・システムは、一般的
に、ＤＲＡＭあるいはビデオＲＡＭべースのフレーム・
バッファ・メモリ・システムを含んでいる。ビデオ・デ
ィスプレイ上の各ピクセルについて、フレーム・バッフ
ァは所与のカラーに関連したデータ・パターンを記憶す
る。グラフィックス用途においては、たとえば赤色を表
す単一のデータ・パターンを多くの隣り合ったメモリ記
憶場所（すなわち、ディスプレイ上の多数の隣り合った
ピクセル）に書き込むことが望ましいことが多い。通
常、ビデオＲＡＭがブロック書き込み機能を用いてこれ
を行う。各ＤＲＡＭあるいはビデオＤＲＡＭ装置内にあ
るカラー・レジスタが多数の隣り合ったピクセルに書き
込むべきカラー・データ・パターンを保持する。ブロッ
ク書き込みサイクル中、カラー・レジスタの内容が書き
込みデータ・パスに送られ、メモリへの書き込みのため
のデータ・ソースとして使用される。ブロック書き込み
操作のために、普通のカラム・デコード機能（通常、書
き込みのために正確に１つのカラム・アドレスを選択す
る）をオーバーライドすることによっていくつかの隣り
合ったカラム・アドレスが選択される。機能的に局所Ｉ
／Ｏランに匹敵し、カラー・レジスタの内容を表す一対
のＩ／Ｏラインが、多数のビットライン・センス増幅器
に接続され、したがって、所与のロウ上の多数のカラム
・アドレスに接続される。したがって、カラー・レジス
タの内容がすべての選択されたカラム・アドレス記憶場
所に書き込まれる。８カラム・ブロック書き込みを行え
るビデオＲＡＭ装置および同期グラフィックスＲＡＭ装
置が今日利用できる。したがって、説明の目的のため
に、本明細書を通じて、以下、８カラム・ブロック書き
込み装置を説明する。

【０００４】ブロック書き込みは明白な性能上の利点
（１回の書き込み操作について８倍もの大きさのバンド
幅を利用できるという利点）を持っているが、この装置
の電流はブロック書き込みサイクル中に劇的に増大す
る。８カラム・アドレスのすべてにカラー・レジスタの
内容を書き込む場合、従来の単一カラム書き込み操作に
比べて、８倍のビットライン・センス増幅器を上書きし
なければならず、８倍のビットラインのキャパシタンス
を荷電あるいは放電しなければならない。この電流が高
容量のＩ／Ｏラインを荷電、放電するのに必要な電流に
加算される。多くの場合、ブロック書き込みはグラフィ
ックス装置あるいはビデオＲＡＭ装置への一回だけの最
大電流操作モードとなる可能性がある。電流レベルが大
きくなる結果、チップ上の対応する信号ライン、電力ラ
インを拡張して余分な電流を取り扱えるようにしなけれ
ばならない。その結果、金型サイズが大きくなり、金型
コストが増大する。また、電流量が大きくなると、チッ
プ上のワット損が大きくなる。ワット損が大きくなる
と、チップのジャンクション温度が上昇する。これは、
チップ上のトランジスタの移動度が低下し、回路性能の
低下を招くことになる。失われた性能を取り戻すには、
回路をもっと速く稼働するように設計しなければならな
い。しかしながら、これには、一般的には、ワット損を
さらに高くすることになり、これがさらにジャンクショ
ン温度を上昇させ、性能向上のための設計努力を部分的
に弱めることになる。

【０００５】別のメモリ開発では、ワット損を抑える際
（同期メモリの使用時）の問題をさらに悪化させてい
る。高性能同期グラフィックスＤＲＡＭはきわめて短い
サイクル・タイムを持っている。電力のことを考えるあ
まり、現在、ブロック書き込みサイクルでの実用性が限
られている。これらの同期メモリは、一般的に、無条件
にプリチャージされたパルス書き込みパスを使用してお
り、ここでは、高容量性差動データ・ラインがすべての
書き込みサイクルあるいはすべてのブロック書き込みサ
イクルで無条件でプリチャージされ、自己調時パルスが
用いられて信号をデータ・パスの下向きに伝播させ、差
分信号を迅速に発生させる。パルス書き込みパスの一例
はProebstingに対して１９９１年１月１５に発行された
米国特許第4,985,643号に見出すことができる。

【０００６】しかしながら、これらの技術を使用して実
現されたメモリでは、たとえば、静的データ・パス手段
よりも平均ワット損が大きくなる。静的データ・パス・
メモリに比べて、パルスＩ／Ｏ機構は、入力データがあ
らゆるサイクル（たとえば、ブロック書き込みサイク
ル）について変化しないときには、かなり多くの電力を
消費する。したがって、ブロック書き込み操作モードに
よって生じる有効電力消費量を減らす方法が必要とされ
ている。また、同期メモリ・システムあるいは高容量性
データ・ラインをまずプリチャージし、各書き込み操作
の前に釣り合わせる他のメモリ・システムで実行できる
方法を提供することも望ましい。

【０００７】

【発明の概要】本発明によれば、ビデオ・メモリ装置は
正規書き込みモードとブロック書き込みモードを有し、
大域入出力（Ｉ／Ｏ）ラインを駆動する大域書き込みド
ライバと多数の局所書き込みドライバとを包含し、各駆
動用局所Ｉ／Ｏラインがカラム・デコード・パス・ゲー
トを通じて多数のメモリセルのビットラインに接続して
いる。制御回路が大域書き込みドライバおよび局所書き
込みドライバに接続してあり、ブロック書き込み制御信
号および正規書き込み制御信号を発生するようになって
いる。ブロック書き込み制御信号はブロック書き込みサ
イクル中に大域Ｉ／Ｏラインを凍結させ、ブロック書き
込み中に電力を節約する。１回のブロック書き込みサイ
クル（または複数のブロック書き込みサイクル）が完了
したならば、リセット信号が発生し、大域Ｉ／Ｏライン
を解放し、通常の操作を許す。その結果、同期メモリあ
るいはパルスＩ／Ｏラインを用いる他のメモリが用いら
れる場合でも、少ない電力消費量でブロック書き込みを
行うことができる。

【０００８】他の電力節約特徴も提供される。一実施例
では、局所書き込みドライバが異なったセットのドライ
ブ・トランジスタを備え、ブロック書き込みサイクル
中、データをたとえば８つの異なったメモリセルにかき
こむために付加的な駆動力が与えられる。正規書き込み
サイクル中、ただ１つのメモリセルが書き込まれるだけ
なので、駆動力が減らされる。これで電力が節約され、
必要なときにのみより大きな駆動力が使用される。本発
明の実施例は、また、ブロック書き込み中、局所Ｉ／Ｏ
ラインをセット差動位置に維持する（ブロック書き込み
の開始時にカラー・レジスタからのデータを表す）。こ
れにより、局所Ｉ／Ｏラインを絶えず稼働させる必要が
なくなり、ブロック書き込みサイクル中のワット損を減
らす。

【０００９】別の実施例では、局所書き込みドライバは
局所Ｉ／Ｏ選択信号によって選択される。ブロック書き
込みサイクル中、局所Ｉ／Ｏラインは局所Ｉ／Ｏ選択信
号を受け取ることによって解凍され得る。これにより、
書き込み／バイトおよび書き込み／ビット制御を行うブ
ロック書き込み装置において本発明の特徴を使用するこ
とができる。本発明の特徴および利点をさらに理解する
ためには、添付図面に関連した以下の説明を参照された
い。

【００１０】

【実施例】まず、図１を参照しながら代表的なビデオＤ
ＲＡＭの動作を説明する。ここには、代表的なビデオＤ
ＲＡＭ書き込みデータ・パスの前端１０、後端２０が示
してある。書き込みデータ・パスの前端１０は、データ
・ソースからのすべて（たとえば、カラー・レジスタ１
４あるいはデータ入力ラインからのデータ）と、バッフ
ァ・マルチプレクサ回路１２と、大域書き込みドライバ
１６および局所書き込みドライバ１８を包含する。当業
者であれば、代表的なメモリ装置が、たとえば、メモリ
の各バンクのための大域書き込みドライバ１６と、それ
ぞれが１つのバンク内の各メモリアレイのための多数の
局所書き込みドライバ１８とを包含することになるのは
わかるであろう。

【００１１】書き込みデータ・パスの後端２０は、ビッ
トライン（ビットおよびビット＃）と組み合ったビット
ライン・センス増幅器２４と、ワードライン（ロウ・デ
コード）・パス・ゲートＱ７、Ｑ８を通してビットライ
ンに接続した個別の記憶セル２６ａ、２６ｂとを包含す
る。当業者であれば、２つ以上のＩ／Ｏを有するメモリ
装置の場合、各Ｉ／Ｏが説明したような個別の書き込み
データ・パスを包含することになることはわかるであろ
う。書き込み操作中、局所Ｉ／Ｏライン（ＬＩＯ、ＬＩ
Ｏ＃）に印加される差電圧がビットライン・センス増幅
器を上書きし、新しいデータが古いデータに対して逆の
極性であるときにビットラインをしてレール電圧ＶＤ
Ｄ、ＶＳＳを逆転させる。新しいビットライン電圧はワ
ードライン・パス・ゲートＱ７を通して適当な記憶セル
に送られる。

【００１２】メモリ・アレイに記憶すべきデータは、通
常、装置のData Inピン上のＤＲＡＭ装置に入力され
る。Data In信号はデータイン・バッファ１２に入力さ
れ、このバッファは信号を増幅し、出力部にレール対レ
ール差分信号あるいは単一終了レール電圧を発生する。
データイン・バッファ１２の出力は大域書き込みドライ
バ１６に入力される。書き込みイネーブルが表明されて
いないときには、大域書き込みドライバ１６の出力部に
差分信号が流れることはなく、出力信号ＧＩＯ、ＧＩＯ
＃は釣り合い状態に留まり、消費電力が少ないか、まっ
たくない。書き込みイネーブルが表明されると、大域書
き込みドライバ１６がその入力部の信号を増幅し、ＧＩ
ＯおよびＧＩＯ＃にレール対レール差電圧を発生させ
る。論理メモリアレイは多数の物理的なサブアレイから
なり、各サブアレイがそれ自体の局所Ｉ／Ｏ書き込みド
ライバ回路１８および局所Ｉ／ＯラインＬＩＯ、ＬＩＯ
＃を有する。論理アレイを複数の物理的サブアレイに分
割し、それぞれがそれ自体の局所Ｉ／Ｏラインを備える
ことによって、各局所Ｉ／Ｏラインについての容量性ロ
ーディングを減らすことができる。これは局所Ｉ／Ｏラ
インで正しい差分信号を得るのに必要な時間を短縮する
（したがって、書き込み時間を短縮する）ばかりでな
く、１つのレール電圧から別のレール電圧へ局所Ｉ／Ｏ
ラインを切り替えるのに必要な電流をかなり減らすこと
もできる。すなわち、所与の作動周波数およびレール対
レール電圧の揺れについて、容量性ノードを１つの指定
電圧から別の指定電圧に切り替えるのに必要な電流消散
量がそのノードのキャパシタンスに比例して増大するこ
とになる。

【００１３】図１をなお参照して、ブロック書き込み手
段の基本的な特徴を以下に説明する。最も普通のブロッ
ク書き込み手段は透明モードとして知られるグラフィッ
クス描画モードをサポートしている。この手段では、メ
モリに書き込まれつつあるデータはブロック内のすべて
のカラム記憶場所について同じである。付加的なマスキ
ング回路を用いて８つのカラム記憶場所の任意のサブセ
ットにカラー・レジスタ１４の内容を書き込むことが可
能となる。したがって、１回のブロック書き込みサイク
ルで選ばれた８つのカラムの各々に対して、カラー・レ
ジスタ１４の内容が書き込まれることになっているかど
うか、あるいは、そのカラムについてなんら書き込みが
行われることがないかどうかをロジックが決定する。書
き込みデータ・ソース（カラー・レジスタ１４）がブロ
ック内の８個すべてのカラムについて同じであるため、
対応したビットライン・センス増幅器２４を上書きする
目的のために、ただ１つの対の局所Ｉ／Ｏラインを８個
すべてのカラムに接続することができる。これは金型面
積を最小限にする。本当に重要なのは、ほんの一対の高
容量性Ｉ／Ｏラインを荷電あるいは放電させるだけでよ
いので、単一対のＩ／Ｏラインが電流消費を最小限に抑
えるということである。それにもかかわらず、大域、局
所Ｉ／Ｏラインの荷電、放電はブロック書き込み操作中
のただ１つの最大電流消費源であり、８つのビットライ
ン・センス増幅器２４および対応したビットラインによ
って消費される電流に等しいかあるいはそれを凌駕する
可能性がある。

【００１４】たとえより高価であってもより強力なブロ
ック書き込み形態はデータ・ソースとして２つの別個の
カラー・レジスタ１４を使用することになる。対応した
グラフィックス用途に関しては、これはグラフィクス・
ディスプレイ上の描画ピクセルに対して前景カラー、背
景カラーを与える。これは、グラフィックス用途におけ
るいわゆる不透明描画モードにとって有用であり、透明
描画モードよりも迅速な描画を可能とするのが一般的で
ある。各カラムが２つの個別のデータ・ソースによって
書き込まれ得るので、二倍のＩ／Ｏラインが必要であ
り、チップのコストが増大する。より重要なのは、２倍
の高容量性Ｉ／Ｏラインを荷電、放電しなければならな
いので、電流消費量が劇的に増大することである。した
がって、高性能書き込み操作を達成するには、一般的
に、書き込みデータ・パスにおける高容量性Ｉ／Ｏライ
ンのネットワークを迅速に荷電、放電する必要がある。
この迅速な荷電・放電は大きな電流を必要とし、したが
って、高いワット損を招く。８倍ものセル２６、ビット
ライン、ビットライン・センス増幅器２４を切り替える
必要があるために、ブロック書き込み動作が電流消費問
題を倍加する。ブロック書き込み中の全電流消費量の主
たる要因は、書き込みデータ・パスにおいて大域、局所
Ｉ／Ｏラインを切り替えなければならないということで
ある。透明ブロック書き込み手段は、ブロック内の８つ
のカラムの各々についてただ１セットのＩ／Ｏラインを
必要とするだけであり、電流量を最小限に抑えるために
は最も適しているが、全電流消費量はまだまだ従来の
（単一アドレス）書き込み動作よりもかなり高い。不透
明ブロック書き込み手段は、本質的に、Ｉ／Ｏライン・
ネットワークの荷電、放電による電流消費量の部分を二
倍にする。

【００１５】ブロック書き込みモードを有する現存のＤ
ＲＡＭはすべてのブロック書き込みで書き込みデータ・
パスの前端１０、後端２０を切り替える。したがって、
大量の電力が浪費される。本発明によれば、ブロック書
き込み中に前端１０を凍結することによって浪費電力量
はかなり減らされる。回路レイアウト具体例次に図２を参照して、ここには、本発明の一実施例によ
る書き込みデータ・パスの前端１００を示すブロック図
が示してある。この前端１００は、図１に関連した上述
したように、多数の後端２０と一緒に使用される。説明
の目的のために、前端１００は同期メモリ装置で用いる
ものとして説明する。特に、８メガビット同期グラフィ
ックスＤＲＡＭ（ＳＧＲＡＭ）形態を用いて本発明の特
徴を説明する。ＳＧＲＡＭは、１２８ｋワード×３２ビ
ット／ワードのように、２つの個別のアドレス指定可能
なメモリ・バンクによって論理的に組織化されている。
各バンク内の１２８ｋワードは５１２のロウ、２５６の
カラムを含む論理マトリックス内に配置されている。ブ
ロック書き込みの一例として８アドレス×３２ビット／
アドレス・ブロック書き込み機能を用いる。説明を簡単
にするために、３２ビットのうちの１つだけ（したがっ
て、書き込みデータ・パスのうちの１つだけ）を説明す
る。各書き込みデータ・パスは１つのＩ／Ｏ書き込み制
御信号を受け取ることができ、このＩ／Ｏ書き込み制御
信号は、否定されたとき、他のＩ／Ｏで同時に生じる書
き込み動作とは無関係に、書き込み動作をマスクしたり
あるいはしなかったりするように作用する。本発明の第
１実施例では、説明を簡単にするために、このＩ／Ｏ制
御信号を説明し、すべてのサイクル中に表明されるもの
と仮定する。第２実施例では、一連のブロック書き込み
動作中にこのＩ／Ｏ制御信号が交互に否定されたり、表
明されたりするときに本発明をどのように実施し得るか
について説明を行う。

【００１６】この説明を読んだとき、当業者であれば、
本発明の特徴がブロック書き込みモードを有する種々の
メモリ・アーキテクチャのうちの任意のもので実施し得
ることはわかるであろう。同期メモリを以下に説明する
が、非同期ＤＲＡＭに見出されるような高容量性プリチ
ャージ式書き込み信号ラインを用いて本発明の特徴を他
のメモリ装置でも実施することはできる。図１の前端な
らびに他の現存の書き込みデータ・パス前端とは異な
り、本発明による前端１００は、ブロック書き込みサイ
クルの最初のブロック書き込みの後に大域Ｉ／Ｏライン
を連続的にパルス化する必要性を回避することによって
多数の連続的なブロック書き込みサイクルにとって必要
な余分なワット損を排除する。代わりに、大域Ｉ／Ｏラ
インは安定した釣り合い状態に留まり、局所Ｉ／Ｏライ
ンは引き続くブロック書き込み（すなわちＮＯＰ）サイ
クルを通じて最初のブロック書き込みサイクルの終わり
でレール電圧に分割されたままとなる。最後のブロック
書き込みサイクルが完了したならば、前端１００は図１
に関連して先に説明したように正規の動作に戻る。

【００１７】前端１００は制御信号を受信し、バッファ
作用を与えるようになっている制御ラッチおよびコマン
ド・デコード・ロジック１０２、１０４からなる。これ
らの制御信号は、後にさらに説明するが、ＤＲＡＭセル
にアクセスするために不通に用いられる、当業者にとっ
て公知のロウ・カラム・ストローブ信号、書き込みイネ
ーブル信号を含んでいる。アドレス選択ロジック１０６
が入力アドレスを受け取って使用するための或る特定の
局所書き込みドライバ１２０を選択する。たとえば、ア
ドレス情報は、メモリ内の或る特定のアレイと、そのア
レイ内のロウアドレスとを指定することができる。アド
レス選択ロジック１０６からの情報は、局所Ｉ／Ｏ等化
回路１２２を制御して大域、局所Ｉ／Ｏラインを釣り合
わせるのにも用いられる。すなわち、アドレス選択ロジ
ックからのイネーブル信号と一緒に用いるために或る特
定の局所Ｉ／Ｏ等化回路が選ばれるのである。

【００１８】データ入力回路１１０が設けてあって入力
データ・ピンからの入力データを通し、また、１つまた
はそれ以上のカラー・レジスタ１１２およびマスク・レ
ジスタ１１４からの入力データも通すことができる。各
データ・ピン（この実施例では、８つのピンが設けてあ
る）毎に個々にデータ入力回路が設けてある。各データ
入力回路１１０はデータを対応する大域書き込みドライ
バ回路１１８に与え、この回路はデータ・ストローブ回
路１１６からの出力によって制御される。ブロック書き
込み回路１９８がこれらのコンポーネントと一緒に作動
して、後により詳しく説明するようにブロック書き込み
を制御する。本発明の前端１００の構造全体の説明を簡
単にするために、図２のトップレベル・ブロック図では
詳しい信号記述は行わなかった。図２と関連して説明す
るブロックの各々をより詳しく説明することによって信
号記述を持った特別の実施例を以下に説明する。特別な
作動例に言及することによって前端１００の動作を次に
説明する。

【００１９】データ入力回路１１０（図３）は入力ピン
ｄｉｎｄからデータを受け取る。このデータ入力回路
は、たとえば、８つのデータ入力のうちの１つを受け取
る８つの回路のうちの１つであってもよい。入力ピンｄ
ｉｎｄ（およびそのコンプリメントｄｉｎｄ＃）上のデ
ータは入力信号ｄｉｎとしてクロック信号ｃｌｋｔ４上
にラッチされる。多数のＮＯＲゲート１４２、１４４、
１４６、１４８、１５２が接続してあって、入力信号ｄ
ｉｎ、カラー・レジスタ１１２、マスク・レジスタ１１
４からの入力および書き込み／ビット信号ｗｐｂを受け
取るようになっている。したがって、データ入力回路１
１０には２対のデータ・パスが設けられている。第１の
パスは入力ピン（ｄｉｎｄ）からのマスクされたデータ
のために形成してある。このパスはデータ信号ｑおよび
そのコンプリメント（ｑ＃）を出力する。第２のパス
は、カラー・レジスタ１１２からのマスクされたデータ
のために形成してあり、ＮＯＲゲート１４８からのブロ
ック書き込みデータ信号ｂｗｑおよびＮＯＲゲート１４
６からのそのコンプリメントｂｗｑ＃を出力する。

【００２０】制御信号はデータ入力回路１１０の出力ラ
イン上にデータが置かれつつあるときとほぼ同時に切り
替えられる。特に、各Ｉ／Ｏのための制御信号（ここで
は、クロック信号ｃｌｋｔ４と関連した制御信号）は、
ｃｌｋｔ４がローのとき、ローである。これらの信号
（当業者にとって公知のｃｓ４、ｒａｓ４、ｃａｓ４、
ｗｅ４、ｄｓｆ信号を含み、図２に示してある）はコマ
ンド・デコーダ・ロジック１０４に与えられ、たとえ
ば、正規書き込みあるいはブロック書き込みいずれの書
き込みが進行中であるかを知らせる。たとえば、或る特
別の実施例において、１つの組み合わせの制御信号（ｒ
ａｓ４＝０、ｃａｓ４＝１、ｗｅ４＝１、ｄｓｆ４＝
０、ｃｓ４＝１）は、正規書き込みサイクルが進行中で
あることを意味し、一方、第２の組み合わせの制御信号
（ｒａｓ４＝０、ｃａｓ４＝１、ｗｅ４＝１、ｄｓｆ４
＝１、ｃｓ４＝１）はブロック書き込みサイクルを示
す。コマンド・デコーダ・ロジック１０４は、制御信号
入力の組み合わせに応じて、正規書き込みサイクル信号
（ｎｗａｔｖ４）あるいはブロック書き込みサイクル信
号（ｂｗａｔｖ４）を発生する。

【００２１】遅延した正規書き込みサイクル（ｎｗａｔ
ｖ６）、ブロック書き込みサイクル（ｂｗａｔｖ６）信
号がデータ・ストローブ回路１１６（図７）に入力され
る。このデータ・ストローブ回路は、ブロック書き込み
賦活信号（ｂｗａｔｖ６）あるいは正規書き込み賦活信
号（ｎｗａｔｖ６）のいずれがコマンド・デコーダ・ロ
ジック１０４から受け取られたかに応じて、ブロック書
き込みストローブ信号（ｂｗ＿ｄｉｎｓｔｂ）あるいは
正規データ・ストローブ信号（ｄｉｎｓｔｂ）のいずれ
かを発生する。データ・ストローブ回路１１６は、書き
込みイネーブル（ｗｅ４）入力とＩ／Ｏイネーブル信号
（ｄｑｍ４）も受け取る。これらは共にデータ・ストロ
ーブ回路を使用可能にするのに用いられる。説明の目的
のために、特に断らない限り、ｄｑｍ４信号はサイクル
毎に表明される（ローである）ものと仮定する。最後
に、ブロック書き込みリセット信号（ｂｗｒｓｔ）がブ
ロック書き込み回路１０８（図８）から入力される。各
Ｉ／Ｏはそれ自体のブロック書き込みリセット信号（ｂ
ｗｒｓｔ）を有する。説明の目的のために、ただ１つの
書き込みリセット信号しか示してないが、当業者であれ
ば、必要に応じて付加的なブロック書き込みリセット信
号を発生するように適当な回路を付加することもでき
る。ブロック書き込みリセット信号は、後により詳しく
説明するように、ブロック書き込みサイクル、すなわ
ち、ＮＯＰサイクルでない次の最初のサイクルで発生さ
せられることになる。データ・ストローブ回路１１６か
ら出力されたストローブ信号は大域書き込みドライバ回
路１１８に入力される。

【００２２】大域書き込みドライバ回路１１８（図４）
はデータ入力回路１１０の出力した２セットのデータ信
号（すなわち、信号ｑ、ｑ＃、ｂｗｑ、ｂｗｑ＃）を受
け取る。大域書き込み／ビット信号（ｗｐｂ＿ｇｉｏ）
も大域書き込みドライバ回路に送られる。大域書き込み
／ビット信号（ｗｐｂ＿ｇｉｏ）は、大域書き込み／ビ
ット信号（ｗｐｂ）および書き込み／ビット・マスク・
レジスタから発生させられる。ｗｐｂがローの場合、イ
ネーブル＃信号はローとなり、大域書き込みドライバが
使用可能となって書き込み動作を行える。ｗｐｂがハイ
の場合、Ｉ／Ｏマスク・レジスタの内容がイネーブル＃
信号に通される。マスク・レジスタがロジック０を含む
（ｗｐｂがハイである）場合、イネーブル＃がハイとな
り、大域書き込みドライバがｑ、ｑ＃、ｂｗｑ、ｂｗｑ
＃をすべてローにすることによって使用禁止となる。マ
スク・レジスタがロジック１を含む（ｗｐｂがハイであ
る）場合、イネーブル＃がローとなり、大域書き込みド
ライバ回路が使用可能となり、書き込み動作が可能とな
る。本発明を説明するために、イネーブル＃信号は常時
ローであると仮定する。

【００２３】回路１１８は２セットの入力信号およびそ
れらのコンプリメントのための並列信号パスを包含す
る。クロック信号ｃｌｋｔ４がハイのときにはいつで
も、バッファ作用を受けた入力信号ｑ、ｑ＃が再評価さ
れる。クロック信号ｃｌｋｔ４は外部クロック信号の正
エッジによって作られた自己調時式正パルスである。ｃ
ｌｋｔ４パルスが終了すると、ＳＲフリップフロップ１
３４のＲ、Ｓ入力部がローとなり、次の正パルスｃｌｋ
ｔ４までｄｉｎの状態を維持する。バッファ作用を受け
た信号ｂｗｑ、ｂｗｑ＃は、カラー・レジスタ、マスク
・レジスタの内容およびｗｐｂ信号が任意の書き込み動
作あるいはブロック書き込み動作の充分前にロードさ
れ、書き込み動作あるいはブロック書き込み動作を通じ
てそれらの状態を維持するので、ほぼ静的信号である。
信号ｑおよびｑ＃は、ｄｉｎｓｔｂパルスがハイである
全期間を通じて有効であり、安定していなければならな
い。同様に、ｂｗｑおよびｂｗｑ＃は、ｂｗ＿ｄｉｎｓ
ｔｂがハイの全期間を通じて有効であり、安定していな
ければならない。

【００２４】任意の書き込みサイクルの初めと終わり
で、大域Ｉ／ＯラインＧＩＯ、ＧＩＯ＃は釣り合わさ
れ、ＶＤＤまでプリチャージされる。正規書き込み中、
ｄｉｎｓｔｂ上の正パルスは大域書き込みドライバ回路
１１８に入力され、信号ｑ／ｑ＃で論理積され（ＡＮＤ
ゲート１６６、１９０）、ＧＩＯあるいはＧＩＯ＃のい
ずれかに負パルスを生じさせる。たとえば、ｑ＝１、ｑ
＃＝０のとき、ロジック１が書き込まれることになり、
したがって、ＧＩＯ＃がローにストローブされる。同様
に、ブロック書き込み中、ｂｗ＿ｄｉｎｓｔｂ上の正パ
ルスは大域書き込みドライバ回路１１８に入力され、信
号ｂｗｑ／ｂｗｑ＃で論理積され（ＡＮＤゲート１６
０、１８４）、ＧＩＯあるいはＧＩＯ＃に負のパルスを
生じさせる。たとえば、ｂｗｑ＝０、ｂｗｑ＃＝１の場
合、ロジックゼロが書き込まれ、したがって、ＧＩＯが
ローにストローブされる。

【００２５】当業者であれば、この機能を実行するのに
用いられる特別のロジック・ゲートを変えても同じ結果
を達成できることはわかるであろう。したがって、本発
明がこの意味で制限されることはない。大域書き込みド
ライバ回路１１８からの出力は多数の局所書き込みドラ
イバ回路１２０（図５）のうちの１つによって受け取ら
れる。アレイ選択信号（ａｒｒａｙ＿ｓｅｌおよびａｒ
ｒａｙ＿ｓｅｌ＃）、アレイ書き込みイネーブル信号
（ａｒｒａｙ＿ｗｅ）、カラムアドレス・タイミング制
御信号（ｂｗａｔｖ８）およびブロック書き込みリセッ
ト制御信号（ｂｗｒｓｔ）を含む制御信号も局所書き込
みドライバ回路１２０で受け取られて選択された局所Ｉ
／ＯラインＬＩＯ、ＬＩＯ＃の表明を制御する。カラム
アドレス・タイミング制御信号、ブロック書き込み制御
信号およびブロック書き込みリセット信号は、すべて、
ＡＮＤゲート２２０およびＯＲゲート２２２で結合され
てＩ／Ｏ毎の局所リセット信号（ｒｓｔｉｏ）を生成す
る。たとえば、入力がすべてローのとき、ｒｓｔｉｏ
信号はローにされ、ＳＲフリップフロップ２２４、２４
２がリセットするのを防ぐ。ＧＩＯがローにストローブ
された場合、信号ｇｉｏ＿ｅｑがロジック０にラッチさ
れる。ＧＩＯ＃がローにストローブされると、信号ｇｉ
ｏ＿ｅｑ＃がロジック０にラッチされる。アレイ選択信
号およびイネーブル信号は、局所Ｉ／Ｏラインの１つで
パルスが発生するかどうかを決定する。

【００２６】局所Ｉ／Ｏ等化回路１２２（図６）が局所
Ｉ／Ｏラインを等化するために設けてある。この回路は
アドレス選択ロジック１０６からアレイ書き込みイネー
ブル信号（ａｒｒａｙ＿ｗｅ）を受け取り、それを局所
書き込みドライバ回路１２０（図５）から入力されたｇ
ｉｏ＿ｅｑ、ｇｉｏ＿ｅｑ＃信号と一緒に用いて局所Ｉ
／ＯラインＬＩＯ、ＬＩＯ＃の等化を制御する。正規書き込みサイクル中の動作以下、正規書き込みサイクル（すなわち、メモリへの非
ブロック書き込みサイクル）中の本発明による前端１０
０の動作を説明する。最初のクロック・サイクルで、局
所アレイアドレスと局所アレイ内のロウアドレスが入力
信号ピン上のアドレス選択ロジック１０６に与えられ
る。このアドレス情報は適当なタイミング、制御信号と
結合されてアレイ制御信号ａｒｒａｙ＿ｓｅｌを発生す
る。このアレイ制御信号は局所書き込みドライバ回路１
２０に入力されて読み出しあるいは書き込み動作のため
の局所アレイを選択する。特に、この選択は、局所Ｉ／
ＯラインＬＩＯ、ＬＩＯ＃を１／２ＶＤＤ付近の釣り合
い状態からＶＤＤの釣り合い状態まで動かすことによっ
てこれらの局所Ｉ／Ｏラインに読み出しあるいは書き込
み動作に対する準備を整えさせる。これは図５に示して
あり、ここには局所書き込みドライバ回路１２０の１つ
の特別な実施例が示してある。信号ａｒｒａｙ＿ｓｅｌ
はハイを表明され、コンプリメント信号ａｒｒａｙ＿ｓ
ｅｌ＃をローにさせる。ａｒｒａｙ＿ｓｅｌがハイに移
行すると、ｇｉｏおよびｇｉｏ＃が共にハイとなり、Ｓ
Ｒフリップフロップ２２４、２４２のｑ出力がローとな
る。これはＡＮＤゲート２２８、２３６の出力をローに
維持し、ＮＭＯＳトランジスタＱ６８、Ｑ７６をオフに
保ち、ＯＲゲート２２６、２３４の出力をローにさせ、
PMOSトランジスタＱ６６、Ｑ７４をオンにし、ＬＩＯ、
ＬＩＯ＃の両方をＶＤＤに引っ張る。この動作は同期Ｄ
ＲＡＭ、ＳＧＲＡＭのバンク・ロウ賦活と同じである。

【００２７】次のクロック・サイクルで、ＤＡＴＡター
ミナル（図２）上のデータはバッファ作用を受けたクロ
ックパルスｃｌｋｔ４の正エッジ上の回路１１０内のデ
ータによってバッファ作用を受け、ラッチされる。同時
に、制御信号ｃｓ＃＝０、ｒａｓ＃＝１、ｃａｓ＃＝
０、ｗｅ＃＝０、ｄｓｆ＝０およびバイト・イネーブル
信号ｄｑｍがバッファ作用を受け、制御ラッチ回路１０
２内のｃｌｋｔ４によってラッチされる。図３のｄｉｎ
ｄのところの信号がｃｌｋｔ４クロックパルス中にロー
であったならば、ｑがロジック０に切り替わり、ｑ＃が
ロジック１に切り替わる。ｃｌｋｔ４クロックパルス中
にｄｉｎｄのところの信号がハイであったならば、ｑが
ロジック１に切り替わり、ｑ＃がロジック０に切り替わ
る。同時に、ラッチされた制御信号ｃｓ４、ｒａｓ４、
ｃａｓ４、ｗｅ４、ｄｓｆ４およびｄｑｍ４が切り替わ
る。信号ｄｑｍ４は先に述べたように能動ローＩ／Ｏ書
き込み制御信号である。説明のために、この信号はすべ
てのサイクル中にローと表明される（すなわち、Ｉ／Ｏ
が使用可能とされる）ものと仮定する。制御信号ｃｓ
４、ｒａｓ４、ｃａｓ４、ｗｅ４、ｄｓ４はｃｌｋｔ４
がローのときにはいつでもローである。その結果、ｃｓ
４、ｒａｓ４、ｃａｓ４、ｗｅ４、ｄｓ４はｃｌｋｔ４
から遅れた能動ハイのパルス化信号となる。同時に、カ
ラムアドレスがアドレス選択ロジック１０４によってラ
ッチされる。

【００２８】短時間後に、コマンド・デコード・ロジッ
ク１０４が入力制御信号としてｒａｓ４＝０、ｃａｓ４
＝１、ｗｅ４＝１、ｄｓｆ４＝０、ｃｓ４＝１を受け取
る。この組み合わせは、正規書き込みサイクルが進行中
であることを示す。正のパルスが正規書き込み信号ｎｗ
ａｔｖ６上に発生させられ、データ・ストローブ回路１
１６（図７）に与えられる。この信号はデータ・ストロ
ーブ回路１１６内で書き込みイネーブル信号ｗｅ４およ
びバイト・イネーブル信号ｄｑｍ４で論理積される（ゲ
ート２５６、２６４において）。Ｉ／Ｏイネーブル信号
ｄｑｍ４がｎｗａｔｖ６、ｗｅ４上の正パルスと同時に
（ロー）と表明されるので、自己調時正パルスが正規書
き込みデータ・ストローブ出力信号（ｄｉｎｓｔｂ）上
に生じる。同時に、アドレス選択ロジック１０６が或る
特定のアレイをアドレス指定するのに用いられる信号を
発生する。

【００２９】信号ラインｄｉｎｓｔｂ上のパルスは図４
の大域書き込みドライバ回路１１８に入力され、信号
ｑ、ｑ＃と共にＡＮＤゲート１６６、１９０に入力さ
れ、ＧＩＯあるいはＧＩＯ＃のいずれかに自己調時負パ
ルスを生じさせる。ｑ＝１、ｑ＃＝０のとき、ＧＩＯ＃
はローにストローブされる。ＧＩＯあるいはＧＩＯ＃上
の負のストローブは図５の局所書き込みドライバ回路１
２０内のＳＲフリップフロップ２２４、２４２のうちの
１つをセットする。これらのフリップフロップは反転出
力ｇｉｏ＿ｅｑ、ｇｉｏ＿ｅｑ＃を有する。カラムアド
レス・タイミング制御信号（ｃｏｌｕｍｎ＿ｏｆｆ）、
ラッチされたブロック書き込み制御信号（ｂｗａｔｖ
８）およびブロック書き込みリセット制御信号（ｂｗｒ
ｓｔ）はすべてローであり、局所Ｉ／Ｏリセット信号
（ｒｓｔｉｏ）をローにし、ＳＲフリップフロップ２２
４、２４２がリセットするのを防ぐ。ＧＩＯ＃がローに
ストローブされた場合には、ｇｉｏ＿ｅｑがロジック０
にラッチされる。ＧＩＯがローにストローブされると、
ｇｉｏ＿ｅｑ＃がロジック０にラッチされる。

【００３０】信号ｇｉｏ＿ｅｑ、ｇｉｏ＿ｅｑ＃は局所
Ｉ／Ｏ等化回路１２２（図６）内のNANDゲート２４３に
入力される。こうして、NANDゲート２４３の出力がハイ
となり、アレイ書き込みイネーブル信号ａｒｒａｙ＿ｗ
ｅ（ハイと表明される）と共にNANDゲート２４４に入力
される。これはノードｉｏｅｑをローとし、ノードｉｏ
ｅｑ＃をハイとし、NMOS装置Ｑ８２およびPMOS装置Ｑ８
４をオフにし、ＬＩＯ、ＬＩＯ＃をそれらの釣り合い状
態から解放する。ＬＩＯ、ＬＩＯ＃をそれらの釣り合
い状態から解放することによって、ＬＩＯあるいはＬＩ
Ｏ＃のいずれかがローとされ、他方がＶＤＤに留まる。
同時に、局所書き込みドライバ回路１２０（図５）内の
ロジックゲートが、局所Ｉ／Ｏライン（ＬＩＯまたはＬ
ＩＯ＃）がデータ書き込みのもくてきのためにローとさ
れるべきときを決める。すなわち、ＧＩＯがローパルス
化されていると仮定すれば、ＲＳフリップフロップ２２
４をセットし、そのｑ出力をロジック１にし、ｑ＃出力
（ｇｉｏ＿ｅｑ）をロジック０にする。ＧＩＯ＃にはな
んら負のパルスが生じていないので、ＳＲフリップフロ
ップ２４２のｑ出力はロジック０に留まり、ｑ＃はロジ
ック１に留まる。また、アレイ選択信号ａｒｒａｙ＿ｓ
ｅｌがロジック１であると仮定すると、アレイ書き込み
イネーブル信号ａｒｒａｙ＿ｗｅがハイにされ、ＡＮＤ
ゲート２２８の出力をハイにし、ＯＲゲート２２６の出
力をハイにする。これはNMOS装置Ｑ６８をオンにし、PM
OS装置Ｑ６６をオフにする（１つの特別な実施例では、
Ｑ６６、Ｑ６８は両方とも５０ミクロン・トランジスタ
である）。ブロック書き込みイネーブル信号ｂｗａｔｖ
８はローであり、ブロック書き込みドライバPMOSトラン
ジスタＱ７０およびブロック書き込みドライバNMOSトラ
ンジスタＱ７２をオフに保つ（これらのトランジスタ
は、それぞれ、１００ミクロン装置、１３８ミクロン装
置である）。こうして、ノードＬＩＯがもっぱらNMOSト
ランジスタＱ６８を介してローにされる。ＳＲフリップ
フロップ２４２のｑ出力がローに留まるので、ＡＮＤゲ
ート２３６の出力がローとなり、ＯＲゲート２３４の出
力がローになり、PMOS装置Ｑ７４をオンに保ち、NMOS装
置Ｑ７６をオフに保つ。ｂｗａｔｖ８がローなので、NA
NDゲート２３８の出力がハイとなり、ブロック書き込み
PMOSドライバ・トランジスタＱ７８をオフに保つ。ＡＮ
Ｄゲート２４０の出力がローであり、ブロック書き込み
NMOSドライバ・トランジスタＱ８０をオフに保つ。こう
して、ＬＩＯ＃はもっぱらPMOS装置Ｑ７４を介してハイ
に保持されたままとなる。同時に、正のパルスがカラム
選択信号上に生成され、カラム選択パス・ゲートのゲー
トに送られる（図１）。

【００３１】ＬＩＯ上の負のパルスはカラム・デコード
・パス・ゲートＱ１−Ｑ４を経てビットライン・センス
増幅器２４の交差結合されたセンス・ノードに送られ
る。ただ１つのカラムアドレスと関連させたカラム・パ
ス・ゲートが賦活される（オンにされる）。ＬＩＯ上の
パルスは、１つのビットライン・センス増幅器のラッチ
されたノードをそれらの逆の状態にはじくのに充分であ
る。すなわち、ただ１つのカラムを駆動する局所Ｉ／Ｏ
ライン駆動力が最小限に抑えられる。１つの特別な実施
例で、ただ１つのカラムが駆動されるべき唯一のもので
あるときにただ１つの５０ミクロン・トランジスタが使
用される。正規書き込みモード中、単一カラムが駆動さ
れる。後述するように、本発明の実施例は必要なときに
（すなわち、ブロック書き込み時に）より大きい駆動力
を得ることができる。

【００３２】カラム選択信号上にパルスのトレーリング
エッジが生じたときには、ｃｏｌｕｍｎ＿ｏｆｆ上の正
パルスがアドレス選択ロジック１０６によって発生させ
られる。信号ｃｏｌｕｍｎ＿ｏｆｆは局所書き込みドラ
イバ回路１２０（図５）に入力される。ブロック書き込
み信号ｂｗａｔｖ８がローなので、ｃｏｌｕｍｎ＿ｏｆ
ｆ上のパルスはＡＮＤゲート２２０の出力をハイにし、
ＮＯＲゲート２５１の出力をローにし、これがＬＩＯリ
セット信号ｒｓｔｉｏをハイにし、ｇｉｏ＿ｅｑをハイ
に戻す。これはＡＮＤゲート２２８の出力をローにし、
NMOS装置Ｑ６８をオフにし、ＯＲゲート２２６の出力を
ローにし、PMOS装置Ｑ６６をオンにする。したがって、
PMOS装置Ｑ６６がＬＩＯをＶＤＤに戻し始める。信号ｇ
ｉｏはｃｏｌｕｍｎ＿ｏｆｆパルスの前あるいはその最
中にハイになる。同時に、ハイになったｇｉｏ＿ｅｑが
局所Ｉ／Ｏ等化回路１２２（図６）内のNANDゲート２４
３の出力をローにし、NANDゲート２４４の出力をハイに
する。これはノードｉｏｅｑをハイに引き、ｉｏｅｑ＃
をローに引き、局所Ｉ／ＯラインＬＩＯ、ＬＩＯ＃を釣
り合い状態に分路する。

【００３３】これが正規書き込み動作を終了させ、ＧＩ
Ｏ、ＧＩＯ＃およびＬＩＯ、ＬＩＯ＃を釣り合いハイ状
態にリセットする。上記ステップで述べた動作は引き続
き正規書き込み動作が行われる場合には繰り返すことに
なる。最初のブロック書き込みサイクル中の動作以下、本発明による前端１００の、ブロック書き込みモ
ードでの動作を説明する。初期ブロック書き込みサイク
ルを最初に説明する。ブロック書き込みサイクルの説明
では、アレイ・ロウ選択動作が既に行われているものと
仮定する。最初のブロック書き込みサイクルの初めで、
カラー・レジスタ１１２からのデータが図３に示す回路
１１０におけるデータのｂｗｑ、ｂｗｑ＃出力に接続さ
れる。カラー・レジスタ１１２がロジック０を含んでい
る場合には、ｂｗｑはロジック０であり、ｂｗｑ＃はロ
ジック１である。カラー・レジスタ１１２がロジック１
を含んでいる場合には、ｂｗｑはロジック１であり、ｂ
ｗｑ＃はロジック０である。同時に、制御信号ｃｓ＃＝
０、ｒａｓ＃＝１、ｃａｓ＃＝０、ｗｅ＃＝０、ｄｓｆ
＝１およびバイト・イネーブル信号ｄｑｍがｃｌｋｔ４
によってバッファ作用を受け、ラッチされ、制御信号ｃ
ｓ４、ｒａｓ４、ｃａｓ４、ｗｅ４、ｄｓｆ４、ｄｑｍ
４を切り替えさせる。ここで再び、信号ｄｑｍ４はアク
ティブ・ローＩ／Ｏ制御信号であり、説明のためにここ
では、特に指示しない限りローと表明されるものと仮定
する。制御信号ｃｓ４、ｒａｓ４、ｃａｓ４、ｗｅ４、
ｄｓ４は、ｃｌｋｔ４がローであるときにはいつでもロ
ーである。同時に、ｃｓ４、ｒａｓ４、ｃａｓ４、ｗｅ
４、ｄｓ４はｃｌｋｔ４から遅れたアクティブ・ハイの
パルス化信号である。同時に、カラムアドレス・データ
がアドレス選択ロジック１０６によってラッチされる。

【００３４】短時間後、コマンド・デコード・ロジック
１０４が入力遅延制御信号としてｒａｓ４＝０、ｃａｓ
４＝１、ｗｅ４＝１、ｄｓｆ４＝１、ｃｓ４＝１を受け
取る。この組み合わせは、ブロック書き込みサイクルが
進行中であることを示している。コマンド・デコード・
ロジック１０４はブロック書き込み賦活信号（ｂｗａｔ
ｖ６）上に正のパルスを発生する。信号ｂｗａｔｖ６
は、データ・ストローブ回路１１６（図７）において書
き込みイネーブル信号ｗｅ４およびバイト・イネーブル
信号ｄｑｍ４で論理積される。ｄｑｍ４がｂｗａｔｖ
６、ｗｅ４上の正パルスと同時に（ロー）と表明される
ので、自己調時正パルスがブロック書き込みデータ・ス
トローブ出力信号ｂｗ＿ｄｉｎｓｔｂ上に生じる。ｂｗ
＿ｄｉｎｓｔｂ上の正パルスはリセット禁止ＲＳフリッ
プフロップ２５２のセット入力部にフィードバックされ
る。このフリップフロップのセッティングで、リセット
禁止ラッチがブロック書き込みリセット信号（ｂｗｒｓ
ｔ）の受信によってリセットされるまでｂｗ＿ｄｉｎｓ
ｔｂ信号が再発生するのを禁止する。ブロック書き込み
サイクル、すなわち、ＮＯＰサイクルでない第１の次の
サイクルで信号ｂｗｒｓｔが発生されることになる。

【００３５】図８を参照して、ブロック書き込み賦活信
号ｂｗａｔｖ６上の正ストローブもラッチされた信号ｂ
ｗａｔｖ８をハイと表明させる。信号ｂｗａｔｖ８は、
ブロック書き込みサイクル、すなわち、ＮＯＰサイクル
でないコマンドが発行されるまでハイに留まる。同時
に、アドレス選択ロジック１０６が、書き込まれるべき
カラムアドレスをデコードするのに用いられる選択信号
を発生する。カラム・デコーダからの８つの出力全部
（カラム選択信号）が選択された局所アレイにある適切
なカラム・デコード・パス・ゲートに送られる。ｂｗ＿
ｄｉｎｓｔｂ上のパルスは大域書き込みドライバ回路１
１８（図４）に入力され、ＡＮＤゲート１６０、１８４
においてｂｗｑ、ｂｗｑ＃で論理積され、ＧＩＯ、ＧＩ
Ｏ＃のいずれかに自己調時負パルスを生じさせる。ｂｗ
ｑ＝０、ｂｗｑ＃＝１である場合、ＧＩＯはローにスト
ローブされる。ｂｗｑ＝１、ｂｗｑ＃＝０である場合、
ＧＩＯ＃はローにストローブされる。ＧＩＯまたはＧＩ
Ｏ＃上の負のストローブは図５の局所書き込みドライバ
１２０に入力され、反転出力ｇｉｏ＿ｅｑ、ｇｉｏ＿ｅ
ｑ＃を有する２つのＳＲフリップフロップ２２４、２４
２のうちの１つをセットする。同時に、カラムアドレス
・タイミング制御信号ｃｏｌｕｍｎ＿ｏｆｆがローとな
り、ラッチされたブロック書き込み制御信号ｂｗａｔｖ
８がハイとなり、ブロック書き込みリセット制御信号ｂ
ｗｒｓｔがローとなる。したがって、ＡＮＤゲート２２
０の出力がローとなり、ＬＩＯリセット信号ｒｓｔｉｏ
をローに保持し、ＳＲフリップフロップ２２４、２４２
がリセットするのを防ぐ。ＧＩＯがローにストローブさ
れた場合、ｇｉｏ＿ｅｑがロジック０にラッチされる。
ＧＩＯ＃がローにストローブされた場合、ｇｉｏ＿ｅｑ
＃がロジック０にラッチされる。

【００３６】信号ｇｉｏ＿ｅｑ、ｇｉｏ＿ｅｑ＃は局所
Ｉ／Ｏ等化回路１２２（図６）内のNANDゲート２４３に
入力される。したがって、NANDゲート２４３の出力がハ
イとなり、（ハイ）と表明されるアレイ書き込みイネー
ブル信号ａｒｒａｙ＿ｗｅで論理積される。これは、ノ
ードｉｏｅｑをローにし、ｉｏｅｑ＃をハイにし、NMOS
装置Ｑ８２、PMOS装置Ｑ８４をオフとし、ＬＩＯ、ＬＩ
Ｏ＃をそれらの釣り合い状態から解放する。ＬＩＯ、Ｌ
ＩＯ＃をそれらのクランプされた釣り合い状態から解放
することによって、ＬＩＯ、ＬＩＯ＃のいずれか一方が
ローとなり、他方がＶＤＤに留まる。同時に、局所書き
込みドライバ回路１２０内のロジックゲートが、データ
書き込みの目的のためにＬＩＯ、ＬＩＯ＃のいずれかを
ローとすべきときを決定する。説明のために、ここで
は、ロジック０が書き込まれるようになっていると仮定
する。すなわち、ＧＩＯがローにパルス化されており、
ＲＳフリップフロップ２２４（図５）をセットし、その
ｑ出力をロジック１にし、ｑ＃出力（ｇｉｏ＿ｅｑ）を
ロジック０にする。ＧＩＯ＃になんら負のパルスが発生
していないので、ＳＲフリップフロップ２４２のｑ出力
はロジック０に留まり、ｑ＃出力はロジック１に留ま
る。ここでもまた、アレイ選択信号ａｒｒａｙ＿ｓｅｌ
がロジック１にあると仮定する。アレイ書き込みイネー
ブル信号ａｒｒａｙ＿ｗｅがハイとされ、ＡＮＤゲート
２２８の出力をハイにし、ＯＲゲート２２６の出力をハ
イにする。これはNMOS装置Ｑ６８をオンにし、PMOS装置
Ｑ６６をオフにする（これらの装置は共に５０ミクロン
装置であってもよい）。ｇｉｏ＿ｅｑがローなので、NA
NDゲート２３０の出力はハイとなり、したがって、ブロ
ック書き込みドライバPMOSトランジスタＱ７０がオフと
なる（これは１００ミクロン・トランジスタであっても
よい）。一方、ブロック書き込み制御信号ｂｗａｔｖ８
がハイなので、ＡＮＤゲート２３２の出力はハイであ
り、ブロック書き込みドライバNMOSトランジスタＱ７２
（１３８ミクロン装置であってもよい）をオンにする。
したがって、ノードＬＩＯがNMOSトランジスタＱ６８、
Ｑ７２の両方を通してローにされる。この付加的な駆動
は、ブロック書き込みによって選択される付加的なカラ
ムを書き込むのに必要である。ＳＲフリップフロップ２
４２のｑ出力がローに留まっているので、ＡＮＤゲート
２３６の出力はローとなり、ＯＲゲート２３４の出力が
ローとなり、PMOS装置Ｑ７４をオンに保ち、NMOS装置Ｑ
７６をオフに保つ。ブロック書き込み制御信号ｂｗａｔ
ｖ８がハイで、ｇｉｏ＿ｅｑ＃もハイなので、NANDゲー
ト２３８の出力がローとなり、ブロック書き込みPMOSド
ライバ・トランジスタＱ７８をオンにする。この付加的
な駆動は、ブロック書き込みによって選択される付加的
なカラムを書き込むのに必要である。同時に、正のパル
スがカラム選択信号に発生し、これはカラム・デコード
・パス・ゲートのゲートに送られる。その結果、本発明
の実施例は、単一カラム書き込みのための比較的低い駆
動信号と、多重カラム書き込みのための比較的高い駆動
信号とを得て、平均電力を節約できる。

【００３７】ＬＩＯ上の負のパルスは、カラム選択パス
・ゲートを経てビットライン・センス増幅器の交差結合
センス・ノードに送られる。８つすべてのカラムアドレ
スと関連したカラム・パス・ゲートが賦活される（オン
にされる）。ブロック書き込みドライバ・トランジスタ
（Ｑ７０、Ｑ７２、Ｑ７８、Ｑ８０）の付加的な駆動強
さが８つすべての選択されたビットライン・センス増幅
器のラッチされたノードをそれらの逆の状態に移行させ
るに充分な駆動力、持続時間のパルスを与える。すなわ
ち、本発明の特徴を使用するメモリは必要なときにのみ
（すなわち、ブロック書き込みが進行中のときのみ）付
加的な駆動力を与える。ラッチされたブロック書き込み
イネーブル信号ｂｗａｔｖ８がハイの場合（すなわち、
ブロック書き込みサイクル中）、カラム選択パルスのト
レーリングエッジが生じたとき、ｃｏｌｕｍｎ＿ｏｆｆ
はパルス化を阻止される。局所書き込みドライバ回路１
２０（図５）に関して、ラッチされたブロック書き込み
イネーブル信号ｂｗａｔｖ８はハイであるが、ブロック
書き込みリセット信号ｂｗｒｓｔはローであり、したが
って、ＬＩＯリセット信号ｒｓｔｉｏはハイ・パルスと
ならず、ＳＲフリップフロップ２２４、２４２がリセッ
トすることはない。NMOS装置Ｑ６８、Ｑ７２はオンに留
まり、したがって、PMOS装置Ｑ７４、Ｑ７８、それ故、
ＬＩＯ、ＬＩＯ＃がそれぞれ差動状態に留まる。

【００３８】これでいくつかのブロック書き込みサイク
ルのうちの最初のサイクルが完了する。ブロック書き込
みデータ・ストローブ信号ｂｗ＿ｄｉｎｓｔｂは、ブロ
ック書き込みすなわちＮＯＰ以外のサイクルが生じるま
で、発生を禁じられている。このことは、引く続くブロ
ック書き込みサイクルが生じている間、大域書き込みデ
ータ・ラインＧＩＯ、ＧＩＯ＃になんら負のパルスが生
じ得ないことを意味している。本質において、ＧＩＯお
よびＧＩＯ＃は凍結されている。また、局所Ｉ／Ｏライ
ンＬＩＯ、ＬＩＯ＃はカラー・レジスタ１１２の内容に
対応する差分信号状態にセットされている。ＬＩＯ、Ｌ
ＩＯ＃は、ブロック書き込みすなわちＮＯＰ以外のサイ
クルが生じるまで、この差動状態に維持されることにな
る。本質において、ＬＩＯ、ＬＩＯ＃が凍結されてい
る。さらに、ブロック書き込みを行うには付加的な駆動
力が使用される。

【００３９】次のブロック書き込みサイクル中の動作次のブロック書き込みサイクルについての前端１００の
動作を以下に説明する。まず、図３を参照して、次のブ
ロック書き込みサイクルの初めで、カラー・レジスタ１
１２からのデータがデータ入力回路１１０のｂｗｑ、ｂ
ｗｑ＃出力になお送られる。カラー・レジスタ１１２が
ロジック０を含んでいる場合には、ｂｗｑがローで、ｂ
ｗｑ＃がハイとなる。カラー・レジスタ１１２がロジッ
ク０を含んでいる場合、ｂｗｑがハイ、ｂｗｑ＃がロー
となる。制御信号ｃｓ＃＝０、ｒａｓ＃＝１、ｃａｓ＃
＝０、ｗｅ＃＝０、ｄｓｆ＝１およびＩ／Ｏイネーブル
信号ｄｑｍはｃｌｋｔ４によってバッファ作用を受け、
ラッチされ、制御信号ｃｓ４、ｒａｓ４、ｗｅ４、ｄｓ
ｆ４およびｄｑｍ４を切り替えさせる。制御信号ｃｓ
４、ｒａｓ４、ｗｅ４、ｄｓ４は、ｃｌｋｔ４がローの
ときにはいつでもローである。同時に、ｃｓ４、ｒａｓ
４、ｃａｓ４、ｗｅ４、ｄｓ４がｃｌｋｔ４から遅れた
アクティブ・ハイのパルス化された信号となる。同時
に、カラムアドレスはアドレス選択ロジック１０６によ
ってラッチされる。

【００４０】短時間後、コマンド・デコード・ロジック
回路１０４は、入力遅延制御信号として、ｒａｓ４＝
０、ｃａｓ４＝１、ｗｅ４＝１、ｄｓｆ４＝１、ｃｓ４
＝１を受け取る。この組み合わせは、ブロック書き込み
サイクルが進行中であることを示している。ブロック書
き込み賦活信号ｂｗａｔｖ６に正のパルスが発生する。
データ・ストローブ回路１１６（図７）に関連して、最
初のブロック書き込みサイクル中にリセット禁止フリッ
プフロップ２５２がセットされているので、ｄｉｎｓｔ
ｂあるいはｂｗ＿ｄｉｎｓｔｂのいずれにもなんら賦活
用パルスは生じない（ここでは、ｄｑｍ４＝０と仮定し
ており、当該Ｉ／Ｏがまだ使用可能であることを意味し
ている）。ｄｉｎｓｔｂあるいはｂｗ＿ｄｉｎｓｔｂの
いずれにもなんらパルスが生じない場合、ＧＩＯあるい
はＧＩＯ＃のいずれにもパルスが生じない。また、制御
信号ｃｓ＃、ｃａｓ＃、ｗｅ＃、ｄｓｆおよびｒａｓ＃
のこの組み合わせは、ブロック書き込み回路１０８（図
８）内のｒｓｔ信号を否定状態（ロー）に留まらせる。
したがって、ブロック書き込み回路１０８内のｂｗａｂ
ｔ８の状態はハイに維持される。

【００４１】ＧＩＯあるいはＧＩＯ＃のいずれにもなん
らパルスが生じないため、そして、ＬＩＯ、ＬＩＯ＃の
リセットが禁じられていたため、ＬＩＯ、ＬＩＯ＃は、
最初のブロック書き込みサイクルについて先に説明した
ように、差動状態に留まる。その結果、従来の設計のよ
うに付加的な電力が消散することはない。ＬＩＯ、ＬＩ
Ｏ＃上の差分信号はカラム・デコード・パス・ゲートを
経て８つ全部の選択されたビットライン・センス増幅器
の交差結合したセンス・ノードに送られる。局所書き込
みドライバ回路１２０内のブロック書き込みドライバ・
トランジスタＱ７２、Ｑ６８がオンにされたままなの
で、ＬＩＯ、ＬＩＯ＃上の差分信号の信号強度は、８つ
すべてのビットライン・センス増幅器のラッチされたノ
ードをそれらの逆の状態に移行させるのに充分である。
すなわち、付加的なブロック書き込みサイクルのたび毎
により大きな駆動力（正規書き込みサイクルと比較して
のもの）が与えられる。

【００４２】これで、いくつかのブロック書き込みサイ
クルのうちの２番目のサイクルが完了する。これ以降の
すべてのブロック書き込みサイクルは別のサイクル（た
とえば、正規サイクル）による干渉を受けることなく同
様に行われる。最初の後続サイクル中の動作ブロック書き込みサイクルすなわちＮＯＰ以外の最初の
後続サイクルについて回路１００の動作を以下に説明す
る。ブロック書き込み、すなわち、ＮＯＰでない最初の
サイクルの初めで（説明のために、ここでは、正規書き
込みサイクルと仮定してもよい）、ｄｉｎｄ、ｄｉｎｄ
＃ターミナル上のデータはバッファ作用を受けたクロッ
クパルスｃｌｋｔ４の正エッジ上のデータイン回路１１
０（図３）によってバッファ作用を受け、ラッチされ、
データイン回路１１０の正規書き込みデータ出力（ｑ、
ｑ＃）を切り替えさせる。ｄｉｎｄのところの信号がｃ
ｌｋｔ４クロックパルス中にローであったならば、ｑは
ロジック０に切り替わり、ｑ＃はロジック１に切り替わ
る。ｄｉｎｄのところの信号がｃｌｋｔ４クロックパル
ス中にハイであったならば、ｑはロジック１に切り替わ
り、ｑ＃はロジック０に切り替わる。同時に、制御信号
ｃｓ＃＝０、ｒａｓ＃＝１、ｃａｓ＃＝０、ｗｅ＃＝
０、ｄｓｆ＝０およびＩ／Ｏイネーブル信号ｄｑｍは制
御ラッチ１０２内のｃｌｋｔ４によってバッファ作用を
受け、ラッチされる。制御信号ｃｓ４、ｒａｓ４、ｃａ
ｓ４、ｗｅ４、ｄｓ４は、ｃｌｋｔ４がローであるとき
にはいつでもローである。同時に、ｃｓ４、ｒａｓ４、
ｃａｓ４、ｗｅ４、ｄｓ４はｃｌｋｔ４から遅れたアク
ティブ・ハイのパルス化された信号となる。同時に、ラ
ッチされなかった制御信号ｃｓ＃＝０、ｒａｓ＃＝１、
ｃａｓ＃＝０、ｗｅ＃＝０、ｄｓｆ＝０、ｄｑｍはブロ
ック書き込み回路１０８内のロジックゲートに送られ
る。この組み合わせは、現在のサイクルがブロック書き
込み、すなわち、ＮＯＰでないことを意味する。また、
制御信号のこの組み合わせにより、ブロック書き込み回
路１０８内のマスタ・リセット信号（ｒｓｔ）がハイに
なる。１つの特別な実施例では、信号ｒｓｔは、図８に
示すようにNANDゲート２７０−２７４とＡＮＤゲート２
７６を含む組み合わせロジックによって発生させられ
る。ｃｌｋｔ４上にクロックパルスが発生すると、Ｄフ
リップフロップ２８２が切り替わり、Ｉ／Ｏ特殊ブロッ
ク書き込みリセット信号ｂｗｒｓｔをハイパルス化す
る。この自己調時パルスはラッチされたブロック書き込
み制御信号ｂｗａｔｖ８をロジック０にリセットして戻
し、局所書き込みドライバ回路１２０内のブロック書き
込みドライバ・トランジスタＱ７２をオフにする（図
５）。ほぼ同時に、カラムアドレスがアドレス選択ロジ
ック１０６によってラッチされる。

【００４３】短時間後、コマンド・デコード・ロジック
１０４が制御信号ｒａｓ４＝０、ｃａｓ４＝１、ｗｅ４
＝１、ｄｓｆ４＝０、ｃｓ４＝１を受け取る。これらの
制御信号は制御ラッチ１０２でラッチされている。この
組み合わせは、正規書き込みサイクルが進行中であるこ
とを示している。正規書き込み信号ｎｗａｔｖ６に正の
パルスが発生する。同時に、ブロック書き込みリセット
信号ｂｗｒｓｔ＝１がデータ・ストローブ回路１１６
（図７）内のＯＲゲート２５０の出力をハイにし、リセ
ット禁止ＳＲフリップフロップ２５２をリセットする。
これはブロック書き込みデータ・ストローブ信号（ｂｗ
＿ｄｉｎｓｔｂ）の発生時に禁止状態を除去し、ｂｗ＿
ｄｉｎｓｔｂを次のブロック書き込みサイクルで自由に
表明させる。同時に、正規書き込み信号ｎｗａｔｖ６が
書き込みイネーブル信号ｗｅ４およびＮＯＲゲート２６
２の出力で論理積される。ブロック書き込み信号ｂｗａ
ｔｖ６が表明されないので、ブロック書き込みデータ・
ストローブ信号ｂｗ＿ｄｉｎｓｔｂはローに留まる。Ｉ
／Ｏイネーブル信号ｄｑｍ４がｎｗａｔｖ６、ｗｅ４上
の正パルスと一緒に（ロー）と表明されるので、自己調
時正パルスは正規書き込みデータ・ストローブ出力信号
ｄｉｎｓｔｂ上に生じる。

【００４４】同時に、ｂｗｒｓｔ＝１が局所書き込みド
ライバ回路１２０（図５）に入力され、ＯＲゲート２２
２の出力をハイにする。これはＳＲフリップフロップ２
２４をリセットし、そのｑ＃出力（ｇｉｏ＿ｅｑ）をハ
イにし、そのｑ出力をローにする。これはＡＮＤゲート
２２８の出力をローにし、NMOSプルダウン・トランジス
タＱ６８をオフにする。ＯＲゲート２２６の出力がロー
にされ、PMOSプルアップ・トランジスタＱ６６をオンに
し、ノードＬＩＯをＶＤＤに向かって引く。ｇｉｏ＿ｅ
ｑがハイになると、局所Ｉ／Ｏ等化回路１２２（図６）
内のNANDゲート２４３の出力をローにし、これが、順
次、等化信号ｉｏｅｑをハイにし、そのコンプリメント
ｉｏｅｑ＃をローにする。これはシャント・トランジス
タＱ８２、Ｑ８４を賦活し、ＬＩＯ、ＬＩＯ＃を釣り合
い状態に移行させる。このとき、アドレス選択ロジック
１０６が選択信号を発生し、これらの選択信号が書き込
まれるべきカラムアドレスをデコードするのに使用され
る。カラム・デコーダからの１つの出力（カラム選択信
号）は局所アレイ内の適切なカラム・デコード・パス・
ゲートに送られる。

【００４５】正規書き込みデータ・ストローブ信号ｄｉ
ｎｓｔｂ上のパルスは、大域書き込みドライバ回路１１
８（図４）に入力され、信号ｑ、ｑ＃で論理積され、そ
の結果、ＧＩＯあるいはＧＩＯ＃のいずれかに自己調時
負パルスを生じさせる。ｑ＝０、ｑ＃＝１の場合、ＧＩ
Ｏはローにストローブされる。ｑ＝１、ｑ＃＝０の場
合、ＧＩＯ＃がローにストローブされる。このときまで
に、ｂｗｒｓｔ上の正パルスが終了し、ｂｗｒｓｔがロ
ーに戻される。ＧＩＯあるいはＧＩＯ＃上の負のストロ
ーブは、局所書き込みドライバ回路１２０（図５）内の
２つのＳＲフリップフロップ２２４、２４２の一方をセ
ットする。これらのフリップフロップは反転出力ｇｉｏ
＿ｅｑ、ｇｉｏ＿ｅｑ＃を有する。カラムアドレス・タ
イミング制御信号（ｃｏｌｕｍｎ＿ｏｆｆ）、ラッチさ
れたブロック書き込み制御信号（ｂｗａｔｖ８）および
ブロック書き込みリセット制御信号（ｂｗｒｓｔ）はす
べてローとなり、局所Ｉ／Ｏリセット信号（ｒｓｔｉ
ｏ）をローにし、ＳＲフリップフロップ２２４、２４２
がリセットするのを防ぐ。ＧＩＯがローにストローブさ
れた場合、ｇｉｏ＿ｅｑがロジック０にラッチされる。
ＧＩＯ＃がローにストローブされると、ｇｉｏ＿ｅｑ＃
がロジック０にラッチされる。

【００４６】信号ｇｉｏ＿ｅｑ、ｇｉｏ＿ｅｑ＃は局所
Ｉ／Ｏ等化回路１２２（図６）内のNANDゲート２４３に
入力される。したがって、NANDゲート２４３の出力がハ
イとなり、（ハイ）と表明されるアレイ書き込みイネー
ブル信号（ａｒｒａｙ＿ｅｎ）で否定論理積される。こ
れにより、ノードｉｏｅｑがローに移行し、ｉｏｅｑ＃
がハイに移行し、NMOS装置Ｑ８２およびPMOS装置Ｑ８４
をオフにし、ＬＩＯ、ＬＩＯ＃をそれらの釣り合い状態
から解放する。ＬＩＯ、ＬＩＯ＃をそれらの釣り合い状
態から解放するによって、ＬＩＯあるいはＬＩＯ＃のい
ずれか一方がローになることができ、他方がＶＤＤに留
まる。同時に、局所書き込みドライバ回路１２０（図
５）内のロジックゲートは、ＬＩＯあるいはＬＩＯ＃の
いずれかをデータ書き込みのためにローにすべきときを
決定する。説明のために、ここでは、ロジック０が書き
込まれようとしていると仮定する。すなわち、ＧＩＯは
ローパルス化されており、ＲＳフリップフロップ２２４
をセットし、そのｑ出力をロジック１に移行させ、その
ｑ＃出力（ｇｉｏ＿ｅｑ）をロジック０に移行させる。
ＧＩＯ＃上になんら負パルスが生じていないので、ＳＲ
フリップフロップ２４２のｑ出力はロジック０に留ま
り、ｑ＃出力はロジック１に留まる。ここでも、アレイ
選択信号ａｒｒａｙ＿ｓｅｌがロジック１であると仮定
する。アレイ書き込みイネーブル信号ａｒｒａｙ＿ｗｅ
はハイにされ、ＡＮＤゲート２２８の出力をハイに移行
させ、ＯＲゲート２２６の出力をハイに移行させる。こ
れにより、NMOS装置Ｑ６８がオンとなり、PMOS装置Ｑ６
６がオフとなる。ブロック書き込みイネーブル信号ｂｗ
ａｔｖ８がローとなり、ブロック書き込みドライバPMOS
トランジスタＱ７０およびブロック書き込みドライバNM
OSトランジスタＱ７２をオフに保持する。したがって、
ノードＬＩＯはもっぱらNMOSトランジスタＱ６８（たと
えば、５０ミクロン装置）を通じてローにされる。ＳＲ
フリップフロップ２４２のｑ出力がローに留まるので、
ＡＮＤゲート２３６の出力がローとなり、ＯＲゲート２
３４の出力がローとなり、PMOS装置Ｑ７４をオンにし、
NMOS装置Ｑ７６をオフとする。ブロック書き込みイネー
ブル信号ｂｗａｔｖ８がローなので、NANDゲート２３８
の出力がハイとなり、ブロック書き込みPMOSドライバ・
トランジスタＱ７８をオフに保つ。ＡＮＤゲート２４０
の出力がローとなり、ブロック書き込みNMOSドライバ・
トランジスタＱ８０をオフに保つ。したがって、ＬＩＯ
＃がもっぱらPMOS装置Ｑ７４を通してハイに保持された
ままとなる。同時に、正パルスがコラム選択信号上に発
生させられ、カラム・デコード・パス・ゲートのゲート
に送られる。したがって、駆動力が、ブロック書き込み
サイクル中に与えられていた付加的な駆動力から下方に
シフトされる。

【００４７】当業者には知られているように、ＬＩＯ上
の負パルスはコマンド・デコード・パス・ゲートを経て
１つのビットライン・センス増幅器の交差結合センス・
ノードに送られる。たった１つのカラムアドレスと関連
したカラム・パス・ゲートが賦活される（オンにされ
る）。ＬＩＯ上のパルスは、１つのビットライン・セン
ス増幅器のラッチされたノードをそれらの逆の状態に移
行させるのに充分である。ブロック書き込み賦活信号ｂ
ｗａｔｖ８が表明されない（すなわち、ロジック０にあ
る）ので、カラム選択信号上にパルスのトレーリングエ
ッジが生じたとき、ｃｏｌｕｍｎ＿ｏｆｆ上の正パルス
がアドレス選択ロジック１０６によって発生させられ
る。信号ｃｏｌｕｍｎ＿ｏｆｆは局所書き込みドライバ
回路１２０（図５）に入力される。ブロック書き込み賦
活信号ｂｗａｔｖ８がローなので、ｃｏｌｕｍｎ＿ｏｆ
ｆ上のパルスがＡＮＤゲート２２０の出力をパルスハイ
にし、これがＬＩＯリセット信号ｒｓｔｉｏをパルスハ
イにし、ＳＲフリップフロップ２２４をリセットし、ｇ
ｉｏ＿ｅｑをハイに戻す。これにより、ＡＮＤゲート２
２８の出力をローにし、NMOS装置Ｑ６８をオフにし、Ｏ
Ｒゲート２２６の出力をローに移行させ、PMOS装置Ｑ６
６をオンにする。したがって、PMOS装置Ｑ６６がＬＩＯ
をＶＤＤに戻し始める。同時に、ｇｉｏ＿ｅｑがハイに
なると、局所Ｉ／Ｏ等化回路１２２内のNANDゲート２４
３の出力がローに移行し、NANDゲート２４４の出力がハ
イに移行する。これは、ノードｉｏｅｑをハイに引き、
ｉｏｅｑ＃をローに引き、局所Ｉ／ＯラインＬＩＯ、Ｌ
ＩＯ＃を釣り合い状態にシャントする。

【００４８】これで、多重ブロック書き込みサイクルす
なわちＮＯＰサイクルに直接続く正規書き込み動作が完
了する。大域、局所Ｉ／ＯラインＧＩＯ／ＧＩＯ＃、Ｌ
ＩＯ／ＬＩＯ＃は、ここで再び、釣り合いハイ状態にリ
セットされる。制御ロジック、書き込みデータ・パスの
状態は、正規書き込みサイクルが始まったときに上述し
た最初の正規書き込みサイクルの直前の状態と同じであ
る。本発明の一実施例の動作が図９のタイミング図に示
してある。特に、図９のタイミング図は、最初の書き込
みサイクルに続いて４回のブロック書き込みサイクルが
行われる動作シーケンスを示している。ブロック書き込
みサイクル中、大域、局所Ｉ／Ｏラインは凍結される。
次の非ブロック書き込みサイクル（ここでは、書き込み
サイクル）の受領時、ブロック書き込みリセット信号ｂ
ｗｒｓｔが発生させられ、データイン・ストローブ（ｄ
ｉｎｓｔｂ）が発生させられ、大域、局所Ｉ／Ｏライン
が解凍される。

【００４９】上記の説明では、或る特定のＩ／Ｏがすべ
ての書き込み動作およびブロック書き込み動作について
使用可能となっていると仮定した。しかしながら、本発
明はこの意味に限らない。事実、ブロック書き込みリセ
ット回路１０８（図８）および局所書き込みドライバ回
路１２０（図５）内のロジックは、或る特定のＩ／Ｏが
使用禁止となったときにはいつでも、この事象が引き続
くブロック書き込みサイクル中に生じたかどうかにかか
わらず、局所Ｉ／ＯラインＬＩＯ、ＬＩＯ＃を無条件で
釣り合い状態にリセットし、ＧＩＯ、ＧＩＯ＃上のパル
スを再度使用可能とするように設計してある。代表的な
ケースが図１０のタイミング図に示してある。或る書き
込みサイクルそしてそれに続く２回のブロック書き込み
サイクルは、ローと表明されたＩ／Ｏイネーブル信号ｄ
ｑｍで実行される（ここで、ｄｑｍ＝０であり、これは
或るバイトによるＩ／Ｏの使用可能とすることを示す
か、あるいは、他の形態のＩ／Ｏマスク制御器を有する
メモリ装置（単数または複数）からの幅の共通な、たと
えば、ｘ１６あるいはｘ３２である選択信号を示す）。
これらのサイクル中の動作は先に説明した。３回目のブ
ロック書き込みサイクルで、ｄｑｍは否定される（ハ
イ）。ブロック書き込み回路１０８（図８）に関連し
て、ノードｃｌｋがハイパルスであるとき、入力信号ｄ
ｑｍ＿ｄ０はハイに移行し、ＤフリップフロップＩ４４
をセットする。ノードｃｌｋはｂｗａｔｖ８＝１によっ
て使用可能とされ、ｃｌｋｔ４がパルス化した後１つの
ゲート遅延をパルス化する。したがって、Ｉ／Ｏリセッ
ト信号ｂｗｒｓｔがハイに移行する。局所Ｉ／Ｏライン
ＬＩＯ、ＬＩＯ＃のリセットならびに大域Ｉ／Ｏライン
ＧＩＯ、ＧＩＯ＃を再度使用可能とすることは、ブロッ
ク書き込みサイクルすなわちＮＯＰサイクル以外の最初
のサイクルの説明と一緒に先に説明した動作と同様に生
じる。ただし、マスタ・ブロック書き込みイネーブル信
号ｂｗａｔｂ８がリセットされることはない。こうし
て、ｂｗａｔｂ８は、ブロック書き込み動作のためにま
だ使用可能とされる可能性のある他のＩ／Ｏと共有され
得るが、本発明はこれに限定しない。別個のｂｗａｔｖ
８を代わりに各特別なＩ／Ｏ制御信号ｄｑｍ毎に発生さ
せてもよい。局所Ｉ／ＯラインＬＩＯ、ＬＩＯ＃のリセ
ットは、選択されていないこのＩ／Ｏになんら書き込み
動作が行われないので、必要となる。

【００５０】図１０は、４回目のブロック書き込みサイ
クルで、ゼロのＩ／Ｏイネーブル制御信号ｄｑｍが再び
ローと表明されることを示している。このＩ／Ｏについ
ての回路の動作は上記の初期ブロック書き込みサイクル
について説明したものと同様である。こうして、Ｉ／Ｏ
がブロック書き込みシーケンス中に選択から除かれない
限り、高容量性大域、局所Ｉ／Ｏラインはいくつかのブ
ロック書き込みサイクルのうちの最初のものを除くすべ
てで切り替えを阻止される。ブロック書き込みすなわち
ＮＯＰ以外のサイクルが生じるまでＩ／Ｏが選択されな
いままの場合、大域Ｉ／Ｏラインあるいは局所Ｉ／Ｏラ
インでは切り替えが起きず、電力が消散させられること
はない。Ｉ／Ｏがブロック書き込みのシーケンス中に再
度使用可能とされた場合、新しいブロック書き込みスト
ローブ信号（ｂｗ＿ｄｉｎｓｔｂ）が発生する。大域、
局所Ｉ／Ｏラインの制御に関する動作は最初のブロック
書き込みサイクルについてのものと同様である。

【００５１】当業者には明らかなように、本発明はその
精神あるいはその本質的な特徴から逸脱することなく他
の特殊な形態で具体化できる。したがって、本発明の開
示内容は説明を意図したものであり、特許請求の範囲に
記載した発明の範囲を限定するものではない。

【図面の簡単な説明】

【図１】この図は、ブロック書き込み能力を有するダ
イナミック・ランダム・アクセス・メモリ装置のための
従来の書き込みデータパスを示すブロック図である。

【図２】この図は、本発明の一実施例による書き込み
データパスの前端を示すブロック図である。

【図３】この図は、図２の前端で使用するためのデー
タ入力回路を示すブロック図である。

【図４】この図は、図２の前端で使用するための大域
書き込みドライバ回路を示すブロック図である。

【図５】この図は、図２の前端で使用するための局所
書き込みドライバ回路を示すブロック図である。

【図６】この図は、図２の前端で使用するための局所
Ｉ／Ｏ等化回路を示すブロック図である。

【図７】この図は、図２の前端で使用するためのデー
タ・ストローブ回路を示すブロック図である。

【図８】この図は、図２の前端で使用するためのブロ
ック書き込み制御回路を示すブロック図である。

【図９】この図は、第１実施例に従って作動するとき
の図２の前端で用いられる種々の信号のタイミングを示
すタイミング図である。

【図１０】この図は、第２実施例に従って作動すると
きの図２の前端で用いられる種々の信号のタイミングを
示すタイミング図である。

【符号の説明】

１００・・・前端１０２・・・制御ラッチ１０４・・・コマンド・デコード・ロジック１０６・・・アドレス選択ロジック１１０・・・データ入力回路１１２・・・カラー・レジスタ１１４・・・マスク・レジスタ１１６・・・データ・ストローブ回路１１８・・・大域書き込みドライバ回路１２０・・・局所書き込みドライバ回路１３４・・・ＳＲフリップフロップ１４２・・・ＮＯＲゲート１４４・・・ＮＯＲゲート１４６・・・ＮＯＲゲート１４８・・・ＮＯＲゲート１５２・・・ＮＯＲゲート２２０・・・ＡＮＤゲート２２２・・・ＯＲゲート２２４・・・ＳＲフリップフロップ２４２・・・ＳＲフリップフロップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者チェオウエフイェオアメリカ合衆国カリフォルニア州 95123 サンホセブロッソムアベニュー 5760

Claims

【特許請求の範囲】

【請求項１】正規書き込みモードとブロック書き込み
モードとを有するタイプのビデオ・メモリ装置であっ
て、大域入出力（Ｉ／Ｏ）ラインを駆動する大域書き込
みドライバと、それぞれが局所Ｉ／Ｏラインを駆動する
複数の局所書き込みドライバであり、前記局所Ｉ／Ｏラ
インの各々が多数のメモリセルにデータを書き込むよう
に接続してある局所書き込みドライバと、前記大域書き
込みドライバおよび前記複数の局所書き込みドライバに
接続してあり、ブロック書き込み制御信号および正規書
き込み制御信号を発生するようになっている制御回路と
を包含し、前記ブロック書き込み制御信号がブロック書
き込みサイクル中に前記大域Ｉ／Ｏラインを凍結させる
ことを特徴とするビデオ・メモリ装置。
【請求項２】請求項１記載のビデオ・メモリ装置にお
いて、前記ブロック書き込み制御信号が前記局所Ｉ／Ｏ
ラインのうちの少なくとも選定されたセットを前記ブロ
ック書き込みサイクル中にセット差動状態に留めること
を特徴とするビデオ・メモリ装置。
【請求項３】請求項１記載のビデオ・メモリ装置にお
いて、さらに、前記大域書き込みドライバに接続してあ
り、カラー・データを記憶する少なくとも第１のカラー
・レジスタを包含し、前記ブロック書き込み制御信号に
より前記カラー・データが前記大域Ｉ／Ｏラインを通過
するようにしたことを特徴とするビデオ・メモリ装置。
【請求項４】請求項１記載のビデオ・メモリ装置にお
いて、前記ブロック書き込み制御信号により、前記カラ
ー・データが前記複数の局所書き込みドライバのうちの
少なくとも第１のものにラッチされるようにしたことを
特徴とするビデオ・メモリ装置。
【請求項５】請求項１記載のビデオ・メモリ装置にお
いて、前記ブロック書き込み制御信号により、前記局所
書き込みドライバのうちの少なくとも第１のものが前記
局所Ｉ／Ｏラインについての駆動力を高め、より多くの
メモリセルに書き込めるようにしたことを特徴とするビ
デオ・メモリ装置。
【請求項６】請求項１記載のビデオ・メモリ装置にお
いて、非ブロック書き込み制御信号の発生により、前記
大域Ｉ／Ｏラインを解凍するリセット信号が生じ、前記
正規書き込み制御信号により、少なくとも第１のデータ
入力ラインからのデータも前記大域Ｉ／Ｏライン上を通
過するようにしたことを特徴とするビデオ・メモリ装
置。
【請求項７】請求項６記載のビデオ・メモリ装置にお
いて、前記非ブロック書き込み制御信号が正規書き込み
モード信号であることを特徴とするビデオ・メモリ装
置。
【請求項８】請求項１記載のビデオ・メモリ装置にお
いて、前記メモリが同期メモリであることを特徴とする
ビデオ・メモリ装置。
【請求項９】少なくとも正規書き込みモードとブロッ
ク書き込みモードを有するビデオ・メモリ装置であり、
少なくとも第１のカラー・レジスタおよびデータ入力ラ
インのうちの選定したものからの入力データを受け入れ
るビデオ・メモリ装置を操作する方法であって、（１）
第１のブロック書き込みサイクルを指示する信号を受け
取る段階と、（２）大域書き込みドライバ回路を作動さ
せて大域入出力（Ｉ／Ｏ）ライン上に前記少なくとも第
１のカラー・レジスタに記憶されているカラー・データ
を表す信号を発生させる段階と、（３）少なくとも第１
の局所書き込みドライバに前記カラー・データをラッチ
する段階と、（４）ブロック書き込みサイクル以外のサ
イクルを指示する信号を受け取るまで前記大域Ｉ／Ｏラ
インがさらなる信号を発生するのを防ぐ段階と、（５）
前記カラー・データを表す差分信号を前記局所Ｉ／Ｏラ
インに発生させるように前記少なくとも第１の局所書き
込みドライバを作動させる段階とを包含することを特徴
とする方法。
【請求項１０】請求項９記載の方法において、前記段階
（５）が複数のメモリセルに前記カラー・データを書き
込める信号を前記局所Ｉ／Ｏライン上に発生させるよう
に前記少なくとも第１の局所書き込みドライバの駆動力
を増大させる段階を包含することを特徴とする方法。
【請求項１１】請求項９記載の方法において、さらに、
（６）次のブロック書き込みサイクルを指示する信号を
受け取る段階と、（７）前記カラー・データを表す前記
差動信号を前記局所Ｉ／Ｏラインに与えるように前記少
なくとも第１の局所書き込みドライバを作動させる段階
とを包含することを特徴とする方法。
【請求項１２】請求項９記載の方法において、さらに、
（８）局所Ｉ／Ｏ選択信号が表明されなくなるまで前記
段階（６）、（７）を繰り返す段階を包含することを特
徴とする方法。
【請求項１３】請求項１２記載の方法において、さら
に、（９）前記局所Ｉ／Ｏ選択信号が表明されなくなっ
た後に次のブロック書き込みサイクルを指示する信号を
受け取る段階と、（１０）ブロック書き込みサイクル以
外のサイクルを指示する信号が受け取られるまで、ある
いは、前記局所Ｉ／Ｏ選択信号が表明されなくなるまで
前記段階（６）、（７）を繰り返す段階とを包含するこ
とを特徴とする方法。
【請求項１４】請求項９記載の方法において、さらに、
（１１）ブロック書き込みサイクル以外のサイクルを指
示する信号を受け取る段階と、（１２）前記データ入力
ラインに受け取られたデータを表す信号を前記大域Ｉ／
Ｏラインに発生させるように前記大域書き込みドライバ
を作動させる段階と、（１３）前記少なくとも第１局所
Ｉ／Ｏ書き込みドライバの駆動力を減らす段階と、（１
４）前記データ入力ライン上に受け取られた前記データ
を表す信号を前記局所Ｉ／Ｏライン上に発生させるよう
に前記少なくとも第１の局所Ｉ／Ｏ書き込みドライバを
作動させる段階とを包含することを特徴とする方法。
【請求項１５】請求項１４記載の方法において、前記段
階（１３）が少なくとも第１のドライブ・トランジスタ
を表明しない段階を包含することを特徴とする方法。
【請求項１６】請求項１４記載の方法において、ブロッ
ク書き込みサイクル以外のサイクルを指示する前記信号
が正規書き込みサイクル信号であることを特徴とする方
法。
【請求項１７】正規書き込みモードとブロック書き込み
モードを有するタイプのメモリ装置であって、大域Ｉ／
Ｏラインに接続した大域書き込みドライバおよび前記大
域Ｉ／Ｏラインならびに複数の局所Ｉ／Ｏラインに接続
した複数の局所書き込みドライバを包含する書き込みデ
ータ・パスと、この書き込みデータ・パスに接続してあ
り、ブロック書き込み制御信号および正規書き込み制御
信号を前記書き込みデータ・パスに与える制御回路とを
包含し、前記書き込み制御信号が前記書き込みデータ・
パスをブロック書き込みサイクル中凍結させることを特
徴とするメモリ装置。
【請求項１８】請求項１７記載のメモリ装置において、
前記制御回路が、さらに、或る特定の局所書き込みドラ
イバを選ぶＩ／Ｏ書き込み制御信号を与えることを特徴
とするメモリ装置。
【請求項１９】請求項１７記載のメモリ装置において、
前記書き込み制御信号により、前記局所書き込みドライ
バのうちの少なくとも選定されたものがブロック書き込
みサイクル中に駆動力を高めることを特徴とするメモリ
装置。
【請求項２０】請求項１７記載のメモリ装置において、
前記書き込みデータ・パスがブロック書き込みサイクル
以外のサイクルの始動によって解凍されることを特徴と
するメモリ装置。
【請求項２１】請求項１７記載のメモリ装置において、
選定された局所書き込みドライバが外されるまで前記書
き込みデータ・パスの局所書き込みドライバ部分がただ
１つの差分信号を発生することを特徴とするメモリ装
置。
【請求項２２】正規書き込みモードとブロック書き込み
モードを有するタイプのメモリ装置であって、大域入出
力（Ｉ／Ｏ）ラインを駆動する大域書き込みドライバ
と、それぞれが局所Ｉ／Ｏラインを駆動する複数の局所
書き込みドライバであり、前記局所Ｉ／Ｏラインの各々
が多数のメモリセルにデータを書き込むように接続して
ある局所書き込みドライバと、前記大域書き込みドライ
バおよび前記複数の局所書き込みドライバに接続してあ
り、ブロック書き込み制御信号および正規書き込み制御
信号を発生するようになっている制御回路とを包含し、
前記ブロック書き込み制御信号により、前記複数の局所
書き込みドライバのうちの少なくとも１つが前記局所Ｉ
／Ｏラインについての駆動力を高め、より多くのメモリ
セルに書き込めるようにしたことを特徴とするメモリ装
置。
【請求項２３】請求項２２記載のメモリ装置において、
前記ブロック書き込み制御信号の発生により、前記大域
Ｉ／Ｏラインがブロック書き込みサイクル中に凍結し、
前記局所Ｉ／Ｏラインが前記ブロック書き込みサイクル
中にセット差動状態に留まるようにしたことを特徴とす
るメモリ装置。