CN1149577C - 减小块写入功率的装置和方法 - Google Patents

Abstract

视频存储器装置具有正常写入模式和块写入模式，它包括驱动全局输入/输出(I/O)线的全局写驱动器以及各驱动与若干存储单元连接的本地I/O线的若干个本地写驱动器。控制电路在全局写驱动器以及本地写驱动器连接，产生块写入控制信号和正常写入控制信号。块写入控制信号使写数据路径在块写入周期内冻结，由此在块写入期间节省功率。

Description

减小块写入功率的装置和方法

本发明涉及存储器装置的功率减小。本发明尤其涉及具有块写入周期的存储器装置的功率减小。

减小存储器装置的功耗一直是很重要的。在大容量存储器芯片中，由于有效功率的减小能够实现器件的塑料封装，工作电流很小，结温度很低，所以对于实现低成本、高可靠性的芯片是极其重要的。已采用了若干种技术来减小例如动态随机存取存储器(DRAM)这样的存储器芯片的有效功率消耗。一种普通的技术是利用若干个存储器阵列而不是单个存储器块来实现DRAM。就是说，利用具有共享的读出放大器、输入/输出(I/O)和列解码器的多分割数据线来实现DRAM。通过减少与每一数据线连接的存储单元的数目、由此减小每根线的开关电容来将功耗减至最小。还采用了其它的有效功率减小技术，这些技术包括例如将外部电源电压从5伏减至3.3V、利用半VDD数据线预充电和提供减小内部电源电压VDD在芯片上的降压变换。

可以在大多数DRAM结构中使用这些技术中的一种来将器件所消耗的有效功率减至最小。但是，近来的DRAM结构使将功耗减至最小的尝试复杂化。为了改善图形应用的性能，近来的DRAM结构已包括了如在1987年5月19日授权给Pinkham等人的美国专利4,667,313中所描述的执行多列块写入功能的特点。目前的图形系统通常包含基于DRAM或视频RAM的帧缓冲存储器系统。对于视频显示器的每一象素，帧缓冲存储器存储了与给定彩色相关的数据模式。在图形应用中，经常要把例如表示红色的单个数据模式写入许多相邻的存储单元(即显示器上的一些相邻象素)。视频RAM通常利用块写入功能完成这种写入。在每一DRAM或视频DRAM器件内部的彩色寄存器保持待写入多个相邻象素的彩色数据模式。在块写入周期内，彩色寄存器的内容被送至写数据通路，并被作为对存储器进行写入的数据源。通过置换普通列解码功能(这种功能通常恰好选择一个列地址进行写入)来选择若干个相邻列地址用于块写入操作。功能方面类似于本地I/O线、代表彩色寄存器的内容的一对I/O线被接至多位线读出放大器，并由此被接至给定行的多个列地址。这样一来就把彩色寄存器的内容写入所有选定的列地址单元。现在已有能够执行8列块写入的视频RAM和同步图形RAM器件，因此，为便于讨论，在本说明书中将描述8列块写入器件。

虽然块写入具有明显的性能优点(有写操作带宽的8倍)，但器件的电流在块写入周期内显著增大。在把彩色寄存器的内容写入全部8列地址的情况下，与普通单列写操作相比，必需对8倍的位线读出放大器进行重写并必需对8倍位线的电容进行充电或放电。这一电流与充电和放电高容性I/O线所需的电流相加。在许多情况下，块写入会成为图形或视频DRAM器件的唯一的最大电流的操作模式。

较大电流电平的后果是必需加大芯片上相关的信号和电源线来处理额外的电流。其结果是，管芯尺寸越大，则管芯成本越高。还有，较大的电流值与芯片较大的功耗相关连。随着功耗增大，芯片的结温度就上升。这会造成芯片上晶体管迁移率的减小，降低电路性能。为了补偿损失的性能，必需设计电路使其运作得更快。但是，这通常与更高的功耗相关联，更高的功耗进一步升高结温度，并部分地减弱了为更高的性能而设计的努力。

另一种存储器的开发进一步加重限制功率耗散的问题--同步存储器的使用。高性能同步图形DRAM具有极短的周期时间。功率的考虑目前限制了它们在块写入周期上的实际应用。这些同步存储器通常采用无条件预充电的脉冲写路径，在每一个写周期或块写入周期无条件地预充电高度容性的差分数据线，用自定时的脉冲沿数据路径传送信号来迅速产生差分信号。在1991年1月15日授权给Proebsting的美国专利4,985,643可找到脉冲写路径的一个例子。

但是，使用这些技术实现的存储器所消耗的平均功率例如比静态数据路径实现的大。与静态数据路径存储器相比，当输入数据不是每周期发生变化时(例如，在块写入中)，脉冲I/O方案明显消耗更多的功率。

因此，需要一种减小由块写入操作模式造成的有效功率的消耗的方法。还需要提供一种可在同步存储器系统或其它存储器系统中使用的方法，在这些存储器系统中，在每次写操作之前，首先预充电高度容性的数据线，然后对这些数据线进行均衡。

根据本发明，视频存储器装置具有正常写模式和块写入模式，包括一个驱动全局输入/输出(I/O)线的全局写驱动器和若干个本地写驱动器，各驱动通过一列解码选通门与若干个存储单元的位线连接的本地I/O线。一控制电路与全局写驱动器和本地写驱动器连接，适合于产生块写入控制信号和正常写入控制信号。块写入控制信号使全局I/O线在块写入周期内冻结，由此在块写入期间节省功率。

一旦一个(或一些)块写入周期结束，就产生释放全局I/O线、允许正常操作的复位信号。结果是能够以减小的功耗进行块写入，即使在使用同步存储器或采用脉冲I/O线的其它存储器的场合也如此。

还提供了其它的省电特点。在一个实施例中，本地I/O写驱动器设有不同构造的驱动晶体管，以便在块写入周期内提供额外的驱动来把数据写入例如8个不同的存储单元。在正常写入周期内，由于仅一个存储单元需写入，所以减小驱动。这样就节省了功率，并保证了仅在需要时才使用较大的驱动。

本发明的实施例还在块写入期间将本地I/O线保持在一组不同的位置(表示在块写入开始时彩色寄存器的数据)。这样就不需要连续地循环本地I/O线，由此减小了块写入周期内消耗的功率。

在另一实施例中，用本地I/O选择信号来选择本地写入驱动器。在块写入周期内，可以通过接收本地I/O选择信号来使本地I/O线不被冻结。这就使本发明的特点可在具有每字节写和每位写控制的块写入装置中得到应用。

为了更充分地理解本发明的特性和优点，应当阅读以下与附图一道给出的描述。

图1是表示具有块写入功能的动态随机存取存储器装置的普通写数据路径的方框图；

图2是表示本发明一实施例的写数据路径的前端的方框图；

图3是表示在图2的前端中使用的数据输入电路的方框图；

图4是表示在图2的前端中使用的全局写驱动器电路的方框图；

图5是表示在图2的前端中使用的本地写驱动器电路的方框图；

图6是表示在图2的前端中使用的本地I/O均衡电路的方框图；

图7是表示在图2的前端中使用的数据选通电路的方框图；

图8是表示在图2的前端中使用的块写入控制电路的方框图；

图9是反映按照第一实施例进行操作时在图2的前端中使用的各种信号的定时的时序图；

图10是反映按照第二实施例进行操作时在图2的前端中使用的各种信号的定时的时序图。

首先参看图1描述一般视频DRAM的操作，该图示出一般视频DRAM写数据路径的前端10和后端20。写数据路径的前端10包括数据源(例如彩色寄存器14或来自数据输入线的数据)、缓冲器和多路复用器电路12、全局写驱动器16和本地写驱动器18。本领域的普通技术人员将懂得一般的存储器装置例如将包括：用于该储器每一存储体的全局写驱动器16和若干个本地写驱动器18，一个本地写驱动器用于存储体内的每一个存储器阵列。

写数据路径的后端20包括位线读出放大器24、相关的位线(位和位#)和通过字线(行解码)选通门Q7、Q8与这些位线连接的各个存储单元26a、26b。本领域的普通技术人员懂得：对于具有一个以上I/O的存储器装置，每一I/O将包括如本文所述的单独的写数据路径。

在写操作期间，施加给本地I/O线(LIO，LIO#)的差分电压重写位线读出放大器，并在新数据具有与老数据相反的极性时使位线颠倒它们的干线电压VDD和VSS。新的位线电压通过字线选通门Q7传送至合适的存储单元。

待存储在存储器阵列内的数据通常借助DRAM装置的“数据输入”引线脚Data In输入给该装置。“数据输入”信号输入给数据输入缓冲器12，该数据输入缓冲器12放大该信号并在其输出端产生干线至干线的差分信号或单端干线电压。数据输入缓冲器12的输出输入给全局写驱动器16。当写允许未被确认时，没有差分信号传送给全局写驱动器16的输出端，输出信号GIO、GIO#保持被均衡状态，消耗少量功率或不消耗功率。当写允许得到确认时，全局写驱动器16就放大其输入端的信号，并在GIO和GIO#上产生干线至干线的差分电压。逻辑存储器阵列由多个物理子阵列组成，每一物理子阵列有自己的本地I/O写驱动器电路18和本地I/O线LIO、LIO#。通过把逻辑阵列分成多个物理子阵列，每一物理子阵列有自己的本地I/O线，则每一本地I/O线上的容性负载可被减小。这样做不仅减小了在本地I/O线上获得合适的差分信号所需的时间(由此减小了写入时间)，而且显著地减小了把本地I/O线从一个干线电压切换至另一个干线电压所需的电流。就是说，对于给定的操作频率和干线至干线电压摆幅，把容性节点从一个指定的电压切换至另一个指定的电压所需的电流消耗将正比于该节点的电容。

仍参看图1，现在将描述块写入实现的基本特点。块写入的最普通的实现支持被称为透明模式的绘图模式。在这一实现中，对于块内的全部列存储单元，被写入存储器的数据都是相同的。可以采用附加的掩蔽电路来实现把彩色寄存器14的内容写入8列存储单元的任一子集。因此，对于在块写入周期内选定的8个列的每一个，逻辑确定彩色寄存器14的内容是否写入，或者确定是否不对该列进行写入。因为对于块内的全部8个列，写数据源(彩色寄存器14)都是相同的，所以为了重写相关的位线读出放大器24，一对本地I/O线就能够与全部8个列对接。这就将芯片面积减至最小。同样重要的是，由于只有一对高容性I/O线需要充电或放电，所以一对I/O线也将电流消耗减至最小。否则，全局和本地I/O线的充电和放电会是地块写入操作期间，电流的一个最大的分量，等于或超过8个位线读出放大器24和相关位线所消耗的电流。

更强有力但更昂贵的块写入方式是用两个单独的彩色寄存器14作为数据源。就相关的图形应用而论，这就为在图形显示器上绘制象素提供了前景和背景颜色。这对于图形应用中所谓的不透明绘图模式是很有用的，并且一般来说允许比透明绘图模式快的绘图。因为每一列可被两个单独的数据源进行写入，所以需要两倍的I/O线，提高了芯片成本。更重要的是，由于必需充电和放电两倍的高容性I/O线，所以电流吸进也显著增大。

因此，实现高性能写操作一般来说需要对写数据路径内的高容性I/O线的网络进行快速充电和放电。这种快速充电和放导致大电流，由此导致高功耗。由于8倍的单元26、位线和位线读出放大器24需要进行切换，所以块写入操作引出了电流吸进问题。块写入期间吸进的总电流的主要分量是切换写数据路径内的全局和本地I/O线所需的电流。虽然块写入的透明实现所吸进的总电流仍比普通(单地址)写操作吸进的总电流大得多，但对于块内8个列的每一个列只需要一组I/O线，因此最适合于将电流减至最小。块写入的不透明实现基本上加倍了I/O线网络的充电和放电所吸进的那部分电流。

已有的具有块写入模式的DRAM利用每一个块写入来切换写数据路径的前端10和后端20。于是消耗了大量功率。根据本发明，通过在块写入期间冻结前端10而显著地减少了所消耗的功率总量。

                      示范性电路线路图

现在参看图2，该图示出表示本发明一实施例的写数据路径的前端100的方框图。该前端100与以上参看图1描述的若干个后端20在一起使用。为了讨论起见，将描述该前端100在同步存储器装置中的应用。尤其是将用8兆位的同步图形DRAM(SGRAM)结构来说明本发明的特点。利用两个单独可寻址的存储体在逻辑上把SGRAM组织成128K字×每字32位。每一存储体内的128K字被排列在包含512行和256列的逻辑矩阵内。8地址×每地址32位的块写入功能将被作为一示范性块写入。为了简化讨论，将仅描述32位中的一位，(因此将仅描述一条写数据路径)。可向每条写数据路径提供I/O写控制信号，当该I/O写控制信号被否认时，它就与在其它I/O上同时出现的写操作无关地屏蔽或不屏蔽写操作。在本发明的第一实施例中，为了简化讨论，将提及这种I/O控制信号并假定其在全部周期内都被确认。在第二实施例中，将说明当I/O控制信号在一系列块写入操作期间被交替地否认和确认时本发明是如何来实现的。

本领域的普通技术人员在阅读了本说明书之后将认识到：可在具有块写入模式的各种存储器结构中实现本发明的特点。虽然将对同步存储器进行描述，但同样可以在使用高容性预充电写信号线(在异步DRAM中也有这种高容性预充写信号线)的其它存储器装置中实现本发明的特点。

与图1的前端和其它已有的写数据路径的前端不同，按照本发明实现的前端100通过在块写入周期的第一个块写入之后取消连续地向全局FO线提供脉冲的需要而消除了多个连续的块写入周期所需的额外功耗。代之以全局I/O线保持在稳定的均衡状态，本地I/O线在第一个块写入周期的末尾和在随后的块写入(即NOP)周期内保持与它们的干线电压分离。一旦最后的块写入周期结束，前端100就返回如以上结合图1所描述的正常操作。

前端100包括用来接收和缓冲控制信号的控制锁存器和命令解码逻辑102、104。下文将做进一步讨论的这些控制信号包括本领域的普通技术人员所熟知的、都被用来存取DRAM单元的行和列选通以及写允许信号。地址选择逻辑106接收输入地址来选择某一本地写驱动器120供使用。例如，地址信息能够指定存储器内具体阵列和该阵列内的行地址。来自地址选择逻辑106的信息还用来控制本地I/O均衡电路122对全局和本地I/O线进行均衡。就是说，利用来自地址选择逻辑的允许信号选择特定的本地I/O均衡电路供使用。

数据输入电路110用来传送来自输入数据引线脚的输入数据，它还可用来传送来自一个或多个彩色寄存器112和屏蔽寄存器114的输入数据。为各数据引线脚(在本示范性实施例中有8根引线)设置各自的数据输入电路。每一数据输入电路110向受数据选通电路116的输出控制的相应的全局写驱动器电路118提供数据。如以下将更详细描述的那样，块写入电路108与这些部件协同操作来控制块写入。为了简化本发明的前端100的整体结构的描述，不利用图2最高级的方框图来给出详细的信号描述。现在将通过更详细地描述图2中的每一个方框来给出具有信号描述的具体实施例。然后将通过参看具体的操作实例来描述前端100的操作。

数据输入电路110(图3)从输入引线脚dind接收数据。该数据输入电路例如可以是接收8个数据输入之一的8个电路之一。利用时钟信号clkt4把输入引线脚dind上的数据(及其补码dind#)作为输入信号din进行锁存。若干个“或非”门142、144、146、148和152接收输入信号din、来自彩色寄存器112和屏蔽寄存器114的输入和每位写信号wpb。在数据输入电路110中设置了两对数据路径。第一路径用于输入引线(dind)的屏蔽数据。该路径输出数据信号q及其补码(q#)。第二路径用于彩色寄存器112的屏蔽数据，以“或非”门148输出块写入数据信号bwq，从“或非”门146输出块写入数据信号bwq的补码bwq#。

控制信号的切换与该数据出现在数据输入电路110的输出线上基本上同时。具体来说，在clkt4为低电平时，各I/O的控制信号(在此是与时钟信号clkt4相关的控制信号)为低电平。这些信号(它们包括本领域普通技术人员熟知的、示于图2的cs4、ras4、cas4、we4和dsf信号)提供给命令解码器逻辑104，表示例如是正常写还是块写入在进行。例如，在一特定实施例中，控制信号的一种组合(ras4＝0、cas4＝1、we4＝1、dsf4＝0和cs4＝1)表示正处于正常写周期，而控制信号的第二种组合(ras4＝0、cas4＝1、we4＝1、dsf4＝1和cs4＝1)表示块写入周期。命令解码器逻辑104根据控制信号输入的组合的不同产生正常写周期信号(nwatv4)或块写入周期信号(bwatv4)。

将被延迟正常写周期(nwatv6)和块写入周期(bwatv6)信号输入给数据选通电路116(图7)。数据选通电路根据从命令解码器逻辑104接收的是块写入还是正常写驱动信号(bwatv6或nwatv6)而产生块写入选通信号(bw_dinstb)或正常数据选通信号(dinstb)。数据选通电路116还接收写允许(we4)输入和I/O允许信号(dqm4)，它们都被用来启动数据选通电路。为了解释起见，除非另有说明，假定每一周期都对dqm4信号进行确认(低电平)。最后，从块写入电路108(图8)输入块写入复位信号(bwrst)。各I/O具有其自己的块写入复位信号(bwrst)。为了讨论起见，示出仅一个块写入复位信号的产生；但是，本领域的普通技术人员能够增加合适的电路来产生所需的其它的块写入复位信号。如下文所详述的那样，在不是块写入或NOP周期的第一个后续周期内将产生块写入复位信号。由数据选通电路116输出的选通信号输入给全局写驱动器电路118。

全局写驱动器电路118(图4)接收由数据输入电路110输出的两组数据信号(即信号q、q#、bwq、bwq#)。每位全局写信号(wpb_gio)也传送给全局写驱动器电路。该每位全局写信号(wpb_gio)是由每位全局写信号(wpb)和每位写屏蔽寄存器产生的。如果wpb是低电平，enable#信号就是低电平，全局写驱动器被允许执行写操作。如果wpb是高电平，则I/O屏蔽寄存器的内容就被传送给enable#信号。如果屏蔽寄存器包含逻辑0(wpb是高电平)，则enable#就是高电平，把q、q#、bwq和bwq#全下拉为低电平来禁止全局写驱动器。如果屏蔽寄存器包含逻辑1(wpb是高电平)，则enable#就是低电平，全局写驱动器电路被允许执行写操作。为描述本发明起见，假定enable#信号总是为低电平。

电路118包括两组输入信号和它们的补信号的平行信号路径。每当时钟信号clkt4为高电平时就重新评价被缓冲的输入信号q和q#。时钟信号clkt4是利用外部时钟信号的正沿产生的自定时正脉冲。一旦clkt4脉冲结束，SR触发器134的R和S输入端就变为低电平，保持din的状态直到下一个clkt4正脉冲为止。由于在任何写入或块写入操作之前很好地装入了彩色寄存器、屏蔽寄存器和wpb信号的内容并在整个写入或块写入操作期间内保持它们的状态，所以被缓冲信号bwq和bwq#一般一说是静态信号。信号q和q#在整个dinstb脉冲为高电平期间内应是有效和稳定的。同样地，bwq和bwq#在整个bw_dinstb脉冲为高电平期间也应当是有效和稳定的。

在任一写周期的开头和末尾，全局I/O线GIO、GIO#被均衡并被充电至VDD。在正常写期间，dinstb上的正脉冲输入给全局写驱动器电路118并与信号q/q#(与门166和190)进行“与”运算，在GIO或GIO#上产生负脉冲。例如，如果q＝1和q#＝0，则逻辑1将被写入，并因此将GIO#选通为低电平。同样地，在块写入期间，在bw_dinstb上的正脉冲输入给全局写驱动器电路118并与信号bwq/bwq#(与门160和184)进行“与”运算，在GIO或GIO#上产生负脉冲。例如，如果bwq＝0和bwq#＝1，则逻辑0将被写入，并因此将GIO选通为低电平。

本领域的普通技术人员将懂得：虽然用于实现此功能的具体的逻辑门是可变的但仍能获得相同的结果。因此本发明在这一方面将不受限制。

全局写驱动器电路118的输出被若干个本地写驱动器电路120之一(图5)接收。包括阵列选择信号(array_sel和array_sel#)、阵列写允许信号(array_we)、列地址定时控制信号(column_off)、锁存块写入控制信号(bwatv8)以及块写入复位控制信号(bwrst)在内的控制信号也都在本地写驱动器电路120中被接收，以便控制对被选本地I/O线LIO、LIO#的确认。列地址定时控制信号、块写入控制信号和块写入复位信号都在与门220和或门222内被组合，产生每一I/O的本地复位信号(rstio)。例如，当全部输入都是低电平时，rstio信号被强制成为低电平，这样就防止了SR触发器224和242被复位。如果GIO被选通为低电平，信号gio_eq就被锁存为逻辑0。如果GIO#被选通为低电平，信号gio_eq#就被锁存为逻辑0。阵列选择和允许信号确定是否在本地I/O线之一上产生脉冲。

设置了本地I/O均衡电路122(图6)以使本地I/O线均衡。该电路从地址选择逻辑106接收阵列写允许信号(array_we)，将该信号与由本地写驱动器电路120(图5)输入的gio_eq和gio_eq#信号一道用来控制对本地I/O线LIO、LIO#的均衡。

                    正常写周期期间的操作

现在描述在正常写周期(即对存储器的非块写入)期间，本发明的前端100的操作。在第一个时钟周期内，本地阵列地址和在该本地阵列内的行地址被通过输入信号引线脚提供给地址选择逻辑106。该地址信号与恰当的定时和控制信号组合来产生阵列控制信号array_sel。该阵列控制信号输入给本地写驱动器电路120，以便选择进行读或写操作的本地阵列。具体来说，这种选择通过把本地I/O线LIO、LIO#从接近1/2VDD的被均衡状态改变为VDD的被均衡状态来使它们做好执行读或写操作的准备。参看图5来对此进行说明，该图表示本地写驱动器电路120的一具体实施例。信号array_sel被确认为高电平，使互补信号array_sel#成为低电平。一旦array_sel变为高电平，gio和gio#就都是高电平，SR触发器224和242的q输出端都是低电平。这就把“与”门228和236的输出端保持为低电平，NMOS晶体管Q68和Q76保持截止，使“或门”226和234的输出端变为低电平，使PMOS晶体管Q66和Q74导通，将LIO和LIO#拉至VDD。这一操作是与同步DRAM和SGRAM的“存储体”Bank和“行”Row驱动一致的。

在后续的时钟周期内，数据输入电路110在缓冲的时钟脉冲clkt4的正沿时刻缓冲并锁存DATA端(图2)上的数据。与此同时，控制信号cs#＝0、ras#＝1、cas#＝0、we#＝0、dsf＝0以及字节允许信号dqm在控制锁存电路102中被缓冲和被锁存。然后正常写数据输出(q和q#)被切换。如果图3和dind处的信号在clkt4时钟脉冲期间是低电平，则q就切换至逻辑0而q#切换至逻辑1。如果dind处的信号在clkt4时钟脉冲期间是高电平，则q就切换至逻辑1而q#切换至逻辑0。与此同时，被锁存的控制信号cs4、ras4、cas4、we4、dsf4以及dqm4被切换。如前所述，信号dqm4是低电平有效的I/O写控制信号。为了讨论起见，假定该信号在每一周期期间(即I/O被启动)被确认为低电平。每当clkt4是低电平时，控制信号cs4、ras4、cas4、we4以及ds4就都是低电平。因此，cs4、ras4、cas4、we4以及ds4都是利用clkt进行了延迟的高电平有效脉冲信号。与此同时，列地址被地址选择逻辑106锁存。

稍后，命令解码逻辑104接收ras4＝0、cas4＝1、we4＝1、dsf4＝0以及cs4＝1作为输入控制信号。这一组合表示正常写周期正在进行中。将在正常写信号nwatv6上所产生的正脉冲提供给数据选通电路116(图7)。该信号在该数据选通电路116内与写允许信号we4和字节允许信号dqm4进行“与”运算(在门256、264内)。由于I/O允许信号dqm4与nwatv6和we4上的正脉冲同时被确认(低电平)，所以自定时正脉冲出现在正常写数据选通输出信号(dinstb)线上。与此同时，地址选择逻辑106产生用来寻址特定阵列的信号。

信号线dinstb上的脉冲输入给图4的全局写驱动器电路118，并与信号q和q#一道输入给“与”门166、190，在GIO或GIO#上产生自定时负脉冲。如果q＝1和q#＝0，GIO#就被选通为低电平。

GIO或GIO#上的负选通脉冲使图5的本地写驱动器电路内的两个SR触发器224、242之一置位。这两个触发器具有被反相的输出gio_eq和gio_eq#。列地址定时控制信号(column_off)、被锁存的块写入控制信号(bwatv8)和块写入复位控制信号(bwrst)都是低电平，迫使本地I/O复位信号(rstio)变成低电平，并防止了SR触发器224、242被复位。如果GIO#被选通为低电平，gio_eq就被锁存至逻辑0。如果GIO被选通为低电平，gio_eq#就被锁存至逻辑0。

信号gio_eq和gio_eq#输入给在本地I/O均衡电路122(图6)内的“与非”门243。于是“与非”门243的输出为高电平，与阵列写允许信号array_we一道输入给“与非”门244，并被确认(高电平)。这就使节点ioeq变为低电平、节点ioeq#变为高电平，使NMOS器件Q82和PMOS器件Q84截止，释放LIO和LIO#的被均衡状态。LIO和LIO#从它们的被均衡状态被释放之后，LIO或LIO#就可变成低电平，而另一个则保持处于VDD。

与此同时，本地写驱动器电路120(图5)内的逻辑门判断，为了写入数据何时应使本地I/O线(LIO或LIO#)变成低电平。为讨论起见，假定要写入逻辑0。就是说，假定GIO已被加以脉冲变成了低电平，置位了RS触发器224，使其q输出端成为逻辑1而其q#输出端(gio_eq)成为逻辑0。由于在GIO#上没有出现过负脉冲，所以SR触发器242的q输出端保持逻辑0而q#保持逻辑1。还假定阵列选择信号array_sel为逻辑1。阵列写允许信号array_we变成高电平，使“与”门228的输出变成高电平，使“或”门226的输出变成高电平。这样就使NMOS器件Q68导通，使PMOS器件Q66截止(在一特定实施例中，Q66和Q68都是50微米的晶体管)。块写入允许信号bwatv8是低电平，使块写入驱动器PMOS晶体管Q70和块写入驱动器NMOS晶体管Q72截止(它们可分别是100微米和138微米器件)。因为，只有节点LIO被NMOS晶体管变为低电平。由于SR触发器242的q输出端保持低电平，所以“与”门236的输出和“或”门234的输出都是低电平，使PMOS器件Q74持续导通，使NMOS器件Q76持续截止。因为bwatv8是低电平，所以“与非”门238的输出是高电平，使块写入PMOS驱动器晶体管Q78持续截止。“与”门240的输出是低电平，使块写入NMOS驱动器晶体管Q80持续截止。因此，只有LIO#利用PMOS器件Q74而保持高电平。与此同时，在列选择信号线上产生正脉冲并将其传送给列选择选通门(图1)的栅极。

LIO的负脉冲通过列解码选通门Q1-Q4耦合至位线读出放大器24的交叉耦合节点。恰好与一列地址相关的列选通门被驱动(导通)。LIO上的脉冲是以将一个位线读出放大器的被锁存节点翻转至它们的相反状态。就是说，将本地I/O线驱动能力减小至驱动一个列。在一特定实施例中，当只需要驱动一个列时，使用一个50微米的晶体管。单个列在正常写模式期间被驱动。如将说明的，本发明的实施例在需要时提供更大的驱动能力(即用于块写入)。

一旦列选择信号的脉冲的后沿出现，地址选择逻辑106就产生column_off正脉冲。信号column_off输入给本地写驱动器电路120(图5)。由于块写入信号bwatv8是低电平，所以column_off脉冲使“与”门220的输出变成高电平，使“或”门251的输出变成低电平，这样就使LIO复位信号rstio变成高电平，使gio_eq回复高电平。这使“与”门228的输出返回低电平，使NMOS器件Q68截止，“或”门226的输出变成低电平，使PMOS器件Q66导通。PMOS器件Q66于是开始使LIO返回至VDD。信号gio在column_off脉冲之前或期间返回高电平。与此同时，返回高电平的gio_eq使在本地I/O均衡电路122(图6)内的“与非”门243的输出变为低电平，而“与非”门244的输出变为高电平。这就将节点ioeq上拉为高电平，将ioeq#下拉为低电平，使本地I/O线LIO、LIO#并联成为被均衡状态。

这就完成了GIO和GIO#的正常写操作，LIO、LIO#复位为均衡高电平状态。如果要启动后续的正常写操作，就重复在以上各步骤中描述的操作。

                 在第一个块写入周期期间的操作

现在描述本发明的前端100在块写入模式下的操作。首先描述第一个块写入周期。块写入周期的讨论假定已完成了阵列和行选择操作。

在第一个块写入周期的开头，彩色寄存器112的数据传送至图3所示的数据输入电路110的bwq、bwq#输出端。如果彩色寄存器112包含逻辑0，则bwq就是逻辑0而bwq#是逻辑1。如果彩色寄存器112包含逻辑1，则bwq就是逻辑1而bwq#是逻辑0。与此同时，控制信号cs#＝0、ras#＝1、cas#＝0、we#＝0、dsf＝1以及字节允许信号dqm都被通过clkt4进行缓冲和锁存，使控制信号cs4、ras4、cas4、we4、dsf4和dqm4进行切换。再有，信号dqm4也是低电平有效的I/O控制信号，为讨论起见，除非特别指出，假定确认为低电平。每当clkt4是低电平，控制信号cs4、ras4、cas4、we4和ds4就都是低电平。因此，cs4、ras4、cas4、we4和ds4都是利用clkt4进行了延迟的高电平有效脉冲信号。与此同时，列地址数据被地址选择逻辑106锁存。

稍后，命令解码逻辑104接收ras4＝0、cas4＝1、we4＝1、dsf4＝1以及cs4＝1作为输入延迟控制信号。这一组合表示块写入周期在进行中。命令解码逻辑104产生块写入驱动信号(bwatv6)的正脉冲。信号bwatv6在数据选通电路116(图7)中与写允许信号we4和字节允许信号dqm4进行“与”运算。由于dqm4与bwatv6和we4上的正脉冲同时被确认(低电平)，所以自定时正脉冲出现在块写入数据选通输出信号bw_dinstb线上。bw_dinstb的正脉冲被反馈给复位禁止RS触发器252的置位输入端。该触发器的置位禁止了bw_dinstb信号的再出现，直到因接收块写入复位信号(bwrst)而使复位禁止锁存器复位为止。信号bwrst将在不是块写入或NOP周期的第一个后续周期内产生。

参看图8，块写入驱动信号bwatv6的正选通脉冲还使锁存信号bwatv8被确认为高电平。信号bwatv8保持高电平，直到发出不是块写入或NOP周期的命令为止。与此同时，地址选择逻辑106产生用来解码待写入的列地址的选择信号。自列解码器多达8个的输出(列选择信号)传送给在被选本地阵列内的合适的列解码选通门。

bw_dinstb的脉冲输入给全局写驱动器电路118(图4)，并在“与”门160、184内与bwq和bwq#进行“与”运算，在GIO或GIO#上产生自定时负脉冲。如果bwq＝0而bwq#＝1，GIO就被选通为低电平。如果bwq＝1而bwq#＝0，GIO#就被选通为低电平。GIO或GIO#的负选通脉冲输入给图5的本地写驱动器120，置位具有被反相的输出gio_eq和gio_eq#的两个SR触发器224、242之一。与此同时，列地址定时控制信号column_off是低电平，被锁存块写入控制信号bwqtv8是高电平，而块写入复位控制信号bwrst是低电平。因此，“与”门220的输出是低电平，使LIO复位信号rstio保持低电平，并防止了SR触发器224和242被复位。如果GIO被选通为低电平，gio_eq就被锁存至逻辑0。如果GIO#被选通为低电平，gio_eq#就被锁存至逻辑0。

信号gio_eq和gio_eq#输入给在本地I/O均衡电路122(图6)内的“与非”门243。“与非”门243的输出于是是高电平，与阵列写允许信号array_we 行“与非”运算，并被确认(高电平)。这就使节点ioeq变为低电平、节点ioeq#变为高电平，使NMOS器件和Q82和PMOS器件84截止，释放LIO和LIO#的被均衡状态。LIO和LIO#从它们的被均衡状态释放之后，LIO或LIO#就可变成低电平，而另一个则保持处于VDD。与此同时，本地写驱动器电路120内的逻辑门判断，为了写入数据何时应使LIO或LIO#变成低电平。为讨论起见，假定要写入逻辑O。就是说，GIO已被加以脉冲变成了低电平，置位了RS触发器224(图5)，使其q输出端成为逻辑1而其q#输出端(gio_eq)成为逻辑0。由于在GIO#上没有出现过负脉冲，所以SR触发器242的q输出端保持逻辑0而q#输出端保持逻辑1。还假定阵列选择信号array_sel为逻辑1。阵列写允许信号array_we变成高电平，使“与”门228的输出变成高电平，使“或”门226的输出变成高电平。这样就使NMOS器件Q68导通，使PMOS器件Q66截止(它们都可以是50微米的晶体管)。由于gio_eq是低电平，所以“与非”门230的输出是高电平，因此块写入驱动器PMOS晶体管Q70截止(它可以是100微米的晶体管)。相反地，由于块写入控制信号bwatv8是高电平，所以“与”门232的输出是高电平，使块写入驱动器NMOS晶体管Q72导通(它可以是138微米的器件)。因此，通过两个NMOS晶体管Q66和Q72使节点LIO变成低电平。需要这一额外驱动来写入被块写入选定的附加列。由于SR触发器242的q输出保持低电平，所以“与”门236的输出是低电平，“或”门234的输出是低电平，使PMOS器件Q74持续导通，而NMOS器件Q76持续截止。因为块写入控制信号bwatv8是高电平并且gio_eq#也是高电平，所以“与非”门238的输出是低电平，使块写入PMOS驱动器晶体管Q78导通。需要这一额外驱动来写入被块写入选定的附加列。与此同时，在列选择信号线上产生正脉冲前将其传送给列解码选通门的栅极。这样一来，本发明的实施例就为单列写入提供相当低的驱动信号，而为多列写入提供相当高的驱动信号，节省了平均功率。

LIO的负脉冲通过列选择选通门耦合至位线读出放大器的交叉耦合读出节点。与多达8列地址相关的列选通门被驱动(导通)。块写入驱动器晶体管(Q70、Q72、Q78和Q80)附加的驱动强度提供了充足驱动和持续时间的脉冲，使多达8个被选位线读出放大器的锁存节点翻转至它们相反的状态。就是说，采用本发明的特点的存储器仅在需要时(即当块写入正在进行时)才提供更大的驱动能力。

在被锁存块写入允许信号bwatv8是高电平期间(即在块写入周期期间)，在列选择脉冲的后沿的出现时会防止column_off出现。参看本地写驱动器电路120(图5)，被锁存块写入允许信号bwatv8是高电平，但块写入复位信号bwrst是低电平，所以LIO复位信号rstio不会变成高电平，SR触发器224和242不被复位。NMOS器件Q68和Q72保持导通状态，PMOS器件Q74和Q78也保持导通状态，所以LIO和LIO#保持它们的差分状态。

这就结束了若干个块写入周期的第一个周期。在出现不同于块写入或NOP周期的周期之前，禁止了块写入数据选通信号bw_dinstb的出现。这意味着在后续块写入周期正在进行期间，在全局写数据线GIO、GIO#上不会出现负脉冲。GIO和GIO#实际上已被冻结。还有，本地I/O线LIO和LIO#已被设定为相应于彩色寄存器112的内容的差分信号状态。LIO和LIO#将保持这一差分状态，直到出现不同于块写入或NOP周期的周期为止。LIO和LIO#实际上已被冻结。此外，已使用了额外的驱动能力来执行块写入。

                 在后续块写入周期期间的操作

现在描述前端100在一后续块写入周期内的操作。首先参看图3，在随后的块写入周期的开头，彩色寄存器112的数据仍然被耦合至数据输入电路110的bwq、bwq#输出端。如果彩色寄存器112包含逻辑0，bwq就是低电平而bwq#是高电平。如果彩色寄存器112包含逻辑1，bwq就是高电平而bwq#是低电平。控制信号cs#＝0、ras#＝1、cas#＝0、we#＝0、dsf＝1和I/O允许信号dqm通过clkt4被缓冲和锁存，使控制信号cs4、ras4、we4、dsf4和dqm4进行切换。每当clkt4是低电平，控制信号cs4、ras4、we4和ds4就是低电平。因此，cs4、ras4、cas4、we4和ds4都是利用clkt4进行了延迟的高电平有效脉冲信号。与此同时，列地址被地址选择逻辑106锁存。

稍后，命令解码逻辑电路104接收ras4＝0、cas4＝1、we4＝1、dsf4＝1和cs4＝1作为输入延迟控制信号。这一组合表示块写入周期在进行中。在块写入驱动信号bwatv6与产生正脉冲。参看数据选通电路116(图7)，因为复位禁止触发器252已在第一个块写入周期内被置位，所以不会在dinstb或bw_dinstb出现驱动脉冲，(假定dqm4＝0，表示所讨论的I/O仍处于被启动状态)。由于在dinstb或bw_dinstb上没有脉冲出现，所以没有脉冲出现在GIO或GIO#上。还有，控制信号cs#、cas#、we#、dsf#和ras#的这一组合使块写入电路108(图8)内的rst信号保持被否认状态(低电平)。因此，块写入电路108内的bwatv8的状态保持高电平。

因为没有脉冲出现在GIO或GIO#上，并因为已禁止了对LIO、LIO#线的复位，所以如以上对第一个块写入周期所描述的那样，LIO和LIO#保持它们的差分状态。所以，如以前的设计一样，不消耗额外功率。

LIO、LIO#上的差分信号通过列解码选通门耦合至多达8个被选位线读出放大器的交叉耦合读出节点。因为本地写驱动器电路120内的块写入驱动器晶体管Q72和Q68保持导通，所以LIO、LIO#上的差分信号的信号强度足以把多达8个位线读出放大器的锁存节点翻转至它们相反的状态。就是说，为每一附加块写入周期提供了更大的驱动能力(与正常写周期相比)。

这就完成了若干个块写入周期的第二个周期。随后的不被另一周期(例如正常周期)中断的所有后续块写入周期都将是相同的。

                在第一个后续周期期间的操作

现在描述电路100在不是块写入周期或NOP的第一个后续周期内的操作。在不是块写入或NOP的第一个周期的开头(为讨论起见，可以假定该第一个周期是正常写周期)，数据输入电路110(图3)利用被缓冲时钟脉冲clkt4的正沿对dind和dind#端的数据进行缓冲和锁存，使数据输入电路110的正常写数据输出(q和q#)进行切换。如果dind的信号在clkt4时钟脉冲期间是低电平，q就切换至逻辑0，而q#切换至逻辑1。如果dind的信号在clkt4时钟脉冲期间是高电平，q就切换至逻辑0，而q#切换至逻辑1。如果dind的信号在clkt4时钟脉冲期间是高电平，q就切换至逻辑1，而q#切换至逻辑0。与此同时，控制信号cs#＝0、ras#＝1、cas#＝0、we#＝0、dsf＝0以及I/O允许信号dqm被控制锁存器102利用clkt4进行缓冲和锁存。每当clkt4是低电平，控制信号cs4、ras4、cas4、we4和ds4都是低电平。因此cs4、ras4、cas4、we4和ds4都是利用clkt4进行了延迟的高电平有效脉冲信号。与此同时，未被锁存的控制信号cs#＝0、ras#＝1、ras#＝0、we#＝0、dsf＝0以及dqm被耦合至在块写入电路108内的逻辑门。这种组合表示当前周期不是块写入或NOP周期。控制信号的这种组合还使块写入电路108内的主复位信号(rst)变成高电平。在一特定实施例中，信号rst利用图8所示包括“与非”门270-274和“与”门276的组合逻辑来产生。一旦clkt4上出现时钟脉冲，D触发器282就进行切换，使I/O专门块写入复位信号bwrst变成高电平。这一自定时脉冲将被锁存块写入控制信号bwatv8复位回到逻辑0，使在本地写驱动器电路120内的块写入驱动器晶体管Q72截止(图5)。约在这一时刻，列地址被地址选择逻辑106锁存。

稍后，命令解码逻辑104接收已在控制锁存器102内被锁存的控制信号ras4＝0、cas4＝1、we4＝1、dsf4＝0以及cs4＝1。这一组合表示正常写周期正在进行中。在正常写信号nwatv6上产生正脉冲。与此同时，块写入复位信号bwrst＝1使数据选通电路116(图7)内的“或”门250的输出变成高电平，使复位禁止SR触发器252复位。这就取消了对块写入数据选通信号(bw_dinstb)的产生的禁止条件，冻结了将在下一个块写入周期被确认的bw_dinstb。与此同时，正常写信号nwatv6与写允许信号we4和“或非”门262的输出进行“与”运算。因为块写入信号bwatv6不被确认，所以块写入数据选通信号bw_dinstb保持低电平。由于I/O允许信号dqm4与nwatv6和we4的正脉冲同时被确认(低电平)，所以自定时正脉冲出现在正常写数据选通输出信号dinstb线上。

与此同时，bwrst＝1输入给本地写驱动器电路120(图5)，使“或”门222的输出变成高电平。这样就复位了SR触发器224，使其q#输出端(gio_eq)返回高电平，其q输出端返回低电平。这样就使“与”门228的输出变成低电平，使NMOS下拉晶体管Q68截止。“或”门226的输出被强制为低电平，使PMOS上拉晶体管Q66导通，将节点LIO拉至VDD。变成高电平的gio_eq还使本地I/O均衡电路122(图6)内的“与非”门243的输出变成低电平，然后使均衡信号ioeq变成高电平，使其补信号ioeq#变成低电平。这样就启动了并联晶体管Q82和Q84，使LIO和LIO#变成被均衡状态。此时，地址选择逻辑106产生用来解码将要被写入的列地址的选择信号。列解码器的一个输出(列选择信号)被耦合至本地阵列内的合适的列解码选通门。

正常写数据选通信号dinstb的脉冲输入给全局写驱动器电路118(图4)，并与信号q和q#进行“与”运算，在GIO或GIO#上产生自定时负脉冲。如果q＝0和q#＝1，GIO就被选通为低电平。如果q＝1和q#＝0，GIO#就被选通为低电平。到此时，bwrst的正脉冲已结束，bwrst已返回低电平。

GIO或GIO#上的负选通脉冲置位本地写驱动器电路120(图5)内的两个SR触发器224和242中的一个。这两个触发器具有反相的输出gio_eq和gio_eq#。列地址定时控制信号(column_off)、被锁存块写入控制信号(bwatv8)以及块写入复位控制信号(bwrst)都是低电平，使本地I/O复位信号(rstio)变成低电平，防止了SR触发器224和242被复位。如果GIO被选通为低电平，gio_eq就被锁存至逻辑0。如果GIO#被选通为低电平，gio_eq#就被锁存至逻辑0。

信号gio_eq和gio_eq#输入给在本地I/O均衡电路122(图6)内的“与非”门243。该“与非”门243的输出就是高电平，与阵列写允许信号(array_en)进行“与非”运算，并被确认(高电平)。这就使节点ioeq变成低电平而ioeq#变成高电平，使NMOS器件Q82和PMOS器件Q84截止，将LIO和LIO#从它们的被均衡状态释放出来。通过将LIO和LIO#从它们的被均衡状态释放出来，就可使LIO或LIO#变成低电平而另一个保持VDD。与此同时，本地写驱动器电路120(图5)内的逻辑门确定，为了写入数据何时应使LIO或LIO#变成低电平。为讨论起见，假定要写入的是逻辑0。就是说，GIO已变成低电平，置位了RS触发器224，使其q输出端变成逻辑1而其q#输出端(gio_eq)变成逻辑0。由于在GIO#上没有负脉冲出现，所以SR触发器242的q输出端保持逻辑0而q#输出端保持逻辑1。还假定阵列选择信号array_sel是逻辑1。阵列写允许信号array_we变成高电平，使“与”门228的输出和“或”门226的输出都变成高电平。这就使NMOS器件Q68导通而PMOS器件Q66截止。块写入允许信号bwatv8是低电平，使块写入驱动器PMOS晶体管Q70和块写入驱动器NMOS晶体管Q72持续截止。于是通过NMOS晶体管Q68(例如50微米器件)只将节点LIO变成低电平。由于SR触发器242的q输出保持低电平，所以“与”门236的输出和“或”门234的输出都是低电平，使PMOS器件Q74持续导通，而使NMOS器件Q76持续截止。因为块写入允许信号bwatv8是低电平，“与非”门238的输出是高电平，而使块写入PMOS驱动器晶体管Q78持续截止。“与”门240的输出是低电平，使块写入NMOS驱动器晶体管Q80持续截止。于是通过PMOS器件Q74只使LIO#保持高电平。与此同时，产生了列选择信号的正脉冲并将其传送给列解码选通门的栅极。这样就把驱动能力从在块写入周期期间提供的额外驱动能力的水平上进行了减小。

如本领域普通技术人员所知道的，LIO上的负脉冲通过列解码选通门耦合至位线读出放大器的交叉耦合读出节点。恰好与一列地址相关的列选通门被启动(导通)。LIO上的脉冲足以使一个位线读出放大器的被锁存节点翻转至它们相反的状态。

由于块写入驱动信号bwatv8不被确认(即处于逻辑0)，所以一旦列选择信号线上的脉冲的后沿出现，地址选择逻辑106就产生column_off的正脉冲。信号column_off输入给本地写驱动器电路120(图5)。由于块写入驱动信号bwatv8是低电平，所以column_off的脉冲使“与”门220的输出变成高电平，这一高电平使LIO复位信号rstio变成高电平，使SR触发器224复位并使gio_eq回复高电平。这就使“与”门228的输出返回低电平，使NMOS器件Q68截止，“或”门226的输出变成低电平，使PMOS器件Q66导通。PMOS器件Q66于是开始使LIO回复到VDD。与此同时，变成高电平的gio_eq使在本地I/O均衡电路122内的“与非”门243的输出变成低电平，而“与非”门244的输出变成高电平。这就将节点ioeq上拉至高电平并将ioeq#下拉至低电平，将本地I/O线LIO、LIO#并联成被均衡状态。

这样就完成了紧跟在多个块写入或NOP周期之后的正常写周期的操作。全局和本地I/O线GIO/GIO#、LIO/LIO#再次被复位为被均衡的高电平状态。控制逻辑和写数据路径的状态与当正常写周期开始时就在上述第一个正常写周期之前的状态相同。

本发明一实施例的操作如图9的时序图所示。具体来说，图9的时序图表示第一个写周期后跟有4个块写入周期的操作序列。在块写入周期期间，全局和本地I/O线被冻结。一旦接收到下一个非块写入周期(在此为写周期)，就产生块写入复位信号bwrst，产生选通数据(dinstb)并冻结全局及本地I/O线。

以上描述假定所讨论的某一I/O被允许执行全部写入和块写入操作。但是，本发明在这方面不受限制。事实上，在块写入复位电路108(图8)和本地写驱动器电路120(图5)内的逻辑被设计成每当一特定I/O被禁止就无条件地将本地I/O线LIO、LIO#复位至它们的被均衡状态并在GIO、GIO#上重新产生脉冲，而不管这样的事件是否在连续的块写入周期期间出现。一典型的情形如图10的时序图所示。利用被确认为低电平的I/O允许信号dqm(dqm＝0表示根据某一字节或但选择信号在宽度上跟通常相同，例如为×16或×32的存储器或具有其它形式的I/O屏蔽控制的器件中的选择信号来启动I/O)来执行写周期和随后的两个块写入周期。在这些周期内的操作如上所述。在第三个块写入周期内，dqm被否认(高电平)。参看块写入电路108(图8)，输入信号dqm_do变成高电平，在节点clk变成高电平时，使D触发器144置位。节点clk被bwatv8＝1启动，比clkt4脉冲延迟了一个门。I/O复位信号bwrst于是变成高电平。本地I/O线LIO、LIO#的复位和全局I/O线GIO、GIO#的再启动都类似于上面结合不是块写入或NOP周期的第一个周期的说明所描述的操作，只是主块写入允许信号bwatv8不复位。这样一来，bwatv8可与仍可被允许执行块写入操作的其它I/O所共享，尽管本发明不受此限制。可交替地对于每一特定的I/O控制信号dqm产生单独的bwatv8信号，需要复位本地I/O线LIO、LIO#以便不对中途脱选的这一I/O执行写操作。

图10表示在第四个块写入周期，零I/O允许控制信号dqm再被确认为低电平。这一I/O的电路的操作类似于上面对第一个块写入周期所描述的操作。这样一来，在块写入序列中，除非I/O被中途脱选，否则在除第一个块写入周期的全部若干个块写入周期内不用切换高容性全局和本地I/O线。如果I/O保持中途脱选直到不是块写入或NOP的周期出现为止，就不会出现对全局或本地I/O线进行切换，不消耗功率。如果在块写入序列重新启动I/O，就出现新的块写入选通信号(bw_dinstb)，并且相对于全局和本地I/O线的控制的操作类似于第一个块写入周期的操作。

本领域的普通技术人员都知道，可以用不违背本发明的精神或本质特点的其它特定方式来实施本发明。因此，本发明所公开的内容应是说明性的，而不是对在所附权利要求中记载的发明的范围的限定。

Claims (35)

1.一种具有用于在每个写入周期中写入信号存储字的正常写入模式和能够在信号写入周期中写入多个存储字的块写入模式的视频存储器装置，该存储器装置包括：

驱动全局输入/输出I/O线的全局写驱动器；

多个本地写驱动器，各驱动本地I/O线，各条所述本地I/O线与若干个存储单元连接来写入数据；

控制电路，与所述全局写驱动器以及所述多个本地写驱动器连接，产生块写入控制信号和正常写入控制信号；

所述块写入控制信号在块写入周期期间使所述全局I/O线冻结，并且当与所述正常写入模式比较时，借此抑制所述全局I/O线的预充电。

2.权利要求1的视频存储器装置，其中所述块写入控制信号在所述块写入周期期间使至少选定的一组所述本地I/O线处于一组差分状态。

3.权利要求1的视频存储器装置，还包括：至少一第一彩色寄存器，存储彩色数据，与所述全局写驱动器连接，所述块写入控制信号使所述彩色数据被传送至所述全局I/O线。

4.权利要求3的视频存储器装置，其中所述块写入控制信号使所述彩色数据被锁存入所述多个本地写驱动器中的第一个本地写驱动器。

5.权利要求1的视频存储器装置，其中所述块写入控制信号使至少第一个所述本地写驱动器提高对所述本地I/O线的驱动，由此能够写入更大数目的存储单元。

6.权利要求1的视频存储器装置，在该装置中，非块写入控制信号的产生导致释放所述全局I/O线的复位信号，所述正常写入控制信号还把至少一第一条数据输入线的数据传送至所述全局I/O线。

7.权利要求6的视频存储器装置，其中所述非块写入控制信号是正常写入模式信号。

8.权利要求1的视频存储器装置，其中所述存储器是同步存储器。

9.一种操作至少具有用于在每个写周期中的单个存储地址中写入存储单元的正常写入模式和在单个写入周期中的多个存储地址内写入存储单元的块写入模式的视频存储器装置的方法，所述视频存储器装置从至少第一彩色寄存器和数据输入线中的被选定之一接收输入数据，该方法包括以下各步骤：

(1)接收表示第一块写入周期的信号；

(2)操作全局写驱动器电路来在全局输入/输出线上产生表示存储在所述第一彩色寄存器内的彩色数据的信号；

(3)将所述彩色数据锁存在至少第一本地写驱动器内；

(4)在表示不是块写入周期的周期的信号被接收之前，禁止在所述全局I/O线上产生其它信号；以及

(5)操作所述至少第一本地写驱动器来，在所述本地I/O线上产生表示所述彩色数据的差分信号。

10.权利要求9的方法，其中所述步骤(5)包括提高所述至少第一本地写驱动器的驱动能力来在所述本地I/O线上产生能够将所述彩色数据写入在多个存储地址中的存储单元的信号。

11.权利要求9的方法，还包括以下各步骤：

(6)接收表示后续块写入周期的信号；以及

(7)操作所述至少第一本地写驱动器来把表示所述彩色数据的所述差分信号提供给所述本地I/O线。

12.权利要求11的方法，还包括以下步骤：

(8)在本地I/O选择信号被否认之前，重复所述步骤(6)和(7)。

13.权利要求12的方法，还包括以下各步骤：

(9)在所述本地I/O选择信号被否认之后，接收表示后续块写入周期的信号；以及

(10)在表示不是块写入周期的周期的信号被接收之前或所述本地I/O选择信号被否认之前，重复所述步骤(6)和(7)。

14.权利要求9的方法，还包括以下各步骤：

(11)接收表示不是块写入周期的周期的信号；

(12)操作所述全局写驱动器电路以便在所述全局I/O线上产生表示在所述数据输入线上接收的信号的信号；

(13)减少所述至少第一本地I/O写驱动器的驱动能力；以及

(14)操作所述至少第一本地I/O写驱动器以便在所述本地I/O线上产生表示在所述数据输入线上接收的信号的信号。

15.权利要求14的方法，其中所述步骤(13)包括否认至少第一驱动器晶体管。

16.权利要求14的方法，其中表示不是块写入周期的周期的信号是正常写入周期信号。

17.一种具有用于在每个写周期的单个存储地址中写入存储单元的正常写入模式和可以在单个写周期中写入多个存储地址中的写入存储单元的块写入模式的存储器装置，该存储器装置包括：

写数据路径，包括与全局I/O线连接的全局写驱动器以及与所述全局I/O线和多条本地I/O线连接的多个本地写驱动器；以及

控制电路，与所述写数据路径连接，向所述写数据路径提供块写入控制信号和正常写入控制信号；

所述各写入控制信号使所述写数据路径在块写入周期期间冻结。

18.权利要求17的存储器装置，其中所述控制电路还提供I/O写入控制信号，所述I/O写入控制信号选择具体的本地写驱动器。

19.权利要求17的存储器装置，其中所述各写入控制信号使所述本地写驱动器中的至少被选定的一个在块写入周期内提高其驱动能力。

20.权利要求17的存储器装置，其中所述写数据路径在不是块写入周期的第一个周期内被释放。

21.权利要求17的存储器装置，在被选的本地写驱动器被中途取消选定之前，其中所述写数据路径的本地写驱动器部分产生一个差分信号。

22.一种具有用于在每个写周期中写入单个存储字的正常写入模式和能够在单个写周期中写入多个存储字的块写入模式的存储器装置，该存储器装置包括：

驱动全局输入/输出(I/O)线的全局写驱动器；

多个本地写驱动器，各驱动本地I/O线，每一所述本地I/O线与若干个存储单元连接来写入数据；以及

控制电路，与所述全局写驱动器和所述多个本地写驱动器连接，产生块写入控制信号和正常写入控制信号；

所述块写入控制信号使所述多个本地写驱动器中的至少一个提高对所述本地I/O线的驱动能力，以便能够写入更大数目的存储单元。

23.权利要求22的存储器装置，其中所述块写入控制信号的产生还使所述全局I/O线在块写入周期内冻结，并使所述本地I/O线在所述块写入周期内保持处于一组差分状态。

24.权利要求1的视频存储器装置，其中所述块写入控制信号引起所述全局I/O线冻结，直到所述块写入周期结束。

25.权利要求1的视频存储器装置，其中每个存储字被定义为与图像的一个象素对应。

26.权利要求2的视频存储器装置，其中所述块写入控制信号使所述选定的本地I/O线组在所述块写入周期结束前，处于所述差分组的状态。

27.权利要求9的方法，进一步包括步骤(15)：在接收到表示不是块写入周期的周期的信号之前，在所述本地I/O线上保持所述差分信号。

28.权利要求17的存储器装置，其中每个地址是存储字地址。

29.权利要求28的存储器装置，其中所述每个存储字包括至少16比特。

30.权利要求22的存储器装置，其中所述的存储字中的每一个包括至少16比特。

31.权利要求22的存储器装置，其中所述存储器装置能够在块写入模式中，在单个写周期内写入两个以上的存储字。

32.一种可以对如下存储器装置进行操作的方法：该存储器装置至少具有用于在每个写周期中的单个存储地址中写入存储单元的正常写入模式，和在单个写入周期中的多个存储地址中写入存储单元的块写入模式，所述存储器装置接收输入数据，该方法包括以下各步骤：

(1)接收表示第一块写入周期的信号；

(2)操作全局写驱动器电路来在全局输入/输出线上产生表示所述输入数据的信号；

(3)将所述信号锁存在至少第一本地写驱动器内；

(4)在接收到表示不是块写入周期的周期的信号之前，禁止在所述全局I/O线上产生其它信号；以及

(5)操作所述至少第一本地写驱动器，从而在所述本地I/O线上产生表示所述输入数据的差分信号。

33.权利要求32的方法，进一步包括步骤(6)：在接收到表示不是块写入周期的周期的信号之前，在所述本地I/O线上保持所述差分信号。

34.权利要求32的方法，其中所述步骤(5)包括：提高所述至少第一本地写驱动的驱动能力，以便在所述本地I/O线上产生能够将所述彩色数据写入在多个存储地址内的存储单元。

35.权利要求32的方法，其中的每个地址是存储字的地址。

36.权利要求32的方法，其中所述表示不是块写入周期的周期的信号是正常写入周期信号。

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