TWI713049B - 半導體記憶裝置 - Google Patents

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宋泰中
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種半導體記憶裝置。半導體記憶裝置包含：記憶單元；感測電路，經由第一位元線以及不同於第一位元線的第二位元線而連接至記憶單元，感測電路經組態以感測儲存於記憶單元中的資料；以及位元線電壓控制電路，經由第一位元線以及第二位元線而連接至記憶單元，位元線電壓控制電路經組態以將第一位元線預充電至低於供應電壓的第一電壓、以及將第二位元線預充電至低於供應電壓且不同於第一電壓的第二電壓。

Description

半導體記憶裝置
符合一或多個例示性實施例的設備以及方法是關於一種半導體記憶裝置。
半導體記憶裝置是指運用諸如矽（Si）、鍺（Ge）、砷化鎵（GaA）、磷化銦（InP）等等的半導體予以實施的儲存裝置（storage device）。半導體記憶裝置主要被劃分成揮發性記憶裝置（volatile memory device）以及非揮發性記憶裝置（non-volatile memory device）。
揮發性記憶裝置在電力中斷時會失去儲存於其中的資料。揮發性記憶裝置包含靜態隨機存取記憶體（random access memory；RAM）（static random access memory；SRAM）、動態隨機存取記憶體（dynamic RAM；DRAM）、同步動態隨機存取記憶體（synchronous DRAM；SDRAM）等等。
非揮發性記憶裝置即使在電力中斷時亦會保留儲存於其中的資料。非揮發性記憶裝置包含唯讀記憶體（read only memory；ROM）、可程式化唯讀記憶體（programmable ROM；PROM）、電可程式化唯讀記憶體（electrically programmable ROM；EPROM）、電可抹除與可程式化唯讀記憶體（electrically erasable and programmable ROM；EEPROM）、快閃記憶裝置（flash memory device）、電阻式記憶裝置（resistive memory device）（例如，相變式隨機存取記憶體（phase-change RAM；PRAM）、鐵電式隨機存取記憶體（ferroelectric RAM；FRAM）、電阻式隨機存取記憶體（resistive RAM；RRAM））等等。
一或多個例示性實施例的態樣提供一種具有改良式讀取操作速度的半導體記憶裝置。
一或多個例示性實施例的態樣亦提供一種能夠縮減在讀取操作期間由位元線消耗的功率的半導體記憶裝置。
一或多個例示性實施例的態樣亦提供一種藉由在讀取操作期間最小化單元之間的干擾而具有改良式操作穩定性的半導體記憶裝置。
應注意，本揭露內容的目標並不限於上文所描述的目標，且本揭露內容的其他目標將自以下描述而對在本領域具有知識者顯而易見。
根據一例示性實施例的態樣，提供一種半導體記憶裝置，包含：記憶單元（memory cell）；感測電路（sensing circuit），經由第一位元線以及不同於第一位元線的第二位元線而連接至記憶單元，感測電路經組態以感測儲存於記憶單元中的資料；以及位元線電壓控制電路（bit line voltage control circuit），經由第一位元線以及第二位元線而連接至記憶單元，位元線電壓控制電路經組態以將第一位元線預充電至低於供應電壓的第一電壓、以及將第二位元線預充電至低於供應電壓且不同於第一電壓的第二電壓。
位元線電壓控制電路可包含第一電晶體以及第二電晶體；且第一電壓可比供應電壓低第二電晶體的第二臨限電壓，且第二電壓可比供應電壓低第一電晶體的第一臨限電壓。
第一電晶體的第一閘極節點可連接至第二位元線，且第二電晶體的第二閘極節點可連接至第一位元線。
位元線電壓控制電路可更包含連接於第一電晶體的第一閘極節點與第一汲極節點之間的第三電晶體，以及連接於第二電晶體的第二閘極節點與第二汲極節點之間的第四電晶體。
第一電晶體至第四電晶體中的每一者可為p型金屬氧化物半導體場效電晶體（MOSFET）。
位元線電壓控制電路可經組態以在預充電操作期間將第一位元線預充電至第一電壓以及將第二位元線預充電至第二電壓，且在預充電操作之後的讀取操作期間放大第一電壓與第二電壓之間的差值。
位元線電壓控制電路可經組態以在完成由感測電路進行的感測操作之後使第一位元線處的電壓與第二位元線處的電壓相等。
根據另一例示性實施例的態樣，提供一種半導體記憶裝置，包含：記憶單元，連接於第一位元線與第二位元線之間；以及位元線電壓控制電路，連接於第一位元線與第二位元線之間，位元線電壓控制電路經組態以將第一預充電電壓施加至第一位元線以及將第二預充電電壓施加至第二位元線，其中位元線電壓控制電路包含第一電晶體、第二電晶體、第一開關以及第二開關，其中第一電晶體的第一閘極節點連接至第二位元線，其中第一電晶體的第一閘極節點以及第一汲極節點連接至第一開關，其中第二電晶體的第二閘極節點連接至第一位元線，且其中第二電晶體的第二閘極節點以及第二汲極節點連接至第二開關。
第一預充電電壓可不同於第二預充電電壓。
第一預充電電壓可比供應電壓低第二電晶體的第二臨限電壓，且第二預充電電壓可比供應電壓低第一電晶體的第一臨限電壓。
當對第一位元線以及第二位元線執行預充電操作時可接通第一開關以及第二開關。
當對記憶單元執行感測操作時可關斷第一開關以及第二開關。
第一開關以及第二開關中的每一者可包含p型金屬氧化物半導體場效電晶體。
位元線電壓控制電路可更包含連接於第一電晶體的第一汲極節點與第一位元線之間的第三開關，以及連接於第二電晶體的第二汲極節點與第二位元線之間的第四開關。
當對記憶單元執行感測操作時可接通第三開關以及第四開關。
第三開關以及第四開關中的每一者可包含p型金屬氧化物半導體場效電晶體。
根據另一例示性實施例的態樣，提供一種半導體記憶裝置，包含：記憶單元；感測電路，經組態以感測儲存於記憶單元中的資料；以及位元線電壓控制電路，經由第一位元線以及第二位元線而連接至記憶單元，其中位元線電壓控制電路經組態以在預充電週期期間將第一預充電電壓施加至第一位元線、以及將第二預充電電壓施加至第二位元線，第一預充電電壓不同於第二預充電電壓，且其中在感測週期期間，第一位元線處的第一電壓減小且第二位元線處的第二電壓增大。
位元線電壓控制電路可包含第一電晶體以及第二電晶體；且第一電晶體的第一閘極節點可連接至第二位元線，且第二電晶體的第二閘極節點可連接至第一位元線。
第一預充電電壓可比供應電壓低第二電晶體的第二臨限電壓，且第二預充電電壓可比供應電壓低第一電晶體的第一臨限電壓。
位元線電壓控制電路可更包含連接於第一電晶體的第一閘極節點與第一汲極節點之間的第一開關，以及連接於第二電晶體的第二閘極節點與第二汲極節點之間的第二開關。
可在預充電週期期間接通第一開關以及第二開關。
位元線電壓控制電路可更包含連接於第一電晶體的第一汲極節點與第一位元線之間的第三開關，以及連接於第二電晶體的第二汲極節點與第二位元線之間的第四開關。
可在感測週期期間接通第三開關以及第四開關。
記憶單元可為靜態隨機存取記憶體（SRAM）單元。
根據另一例示性實施例的態樣，提供一種半導體記憶裝置，包含：記憶單元，連接於第一位元線與第二位元線之間；以及位元線電壓控制電路，連接於第一位元線與第二位元線之間，位元線電壓控制電路經組態以將低於供應電壓的第一預充電電壓施加至第一位元線以及將低於供應電壓且不同於第一預充電電壓的第二預充電電壓施加至第二位元線。
位元線電壓控制電路可包含第一電晶體、第二電晶體、第一開關以及第二開關；第一電晶體的第一閘極節點可連接至第二位元線；第一電晶體的第一閘極節點以及第一汲極節點可連接至第一開關；第二電晶體的第二閘極節點可連接至第一位元線；且第二電晶體的第二閘極節點以及第二汲極節點可連接至第二開關。
第一預充電電壓可比供應電壓低第二電晶體的第二臨限電壓，且第二預充電電壓可比供應電壓低第一電晶體的第一臨限電壓。
現在將在下文中參考隨附圖式來更充分地描述例示性實施例。然而，一例示性實施例可以不同形式予以體現，且不應被認作限於本文中所闡述的例示性實施例。更確切地，提供此等例示性實施例使得本揭露內容將透徹且完整，且將向在本領域具有知識者充分地傳達本發明概念的範疇。相同參考編號貫穿本說明書指示相同組件。在附圖中，出於清楚起見而誇示層以及區的厚度。
除非本文中另有指示或明顯地與上下文相矛盾，否則在描述例示性實施例的上下文中（尤其是在以下申請專利範圍的上下文中）的術語「一」與「所述」以及相似指示物的使用應被認作涵蓋單數以及複數兩者。除非另有提到，否則術語「包括」、「具有」、「包含」以及「含有」應被認作開放式術語（亦即，意謂「包含但不限於」）。
除非另有定義，否則本文中所使用的所有技術以及科學術語皆具有與由在例示性實施例所屬領域具有通常知識者通常所理解的含義相同的含義。應注意，除非另有指定，否則本文中所提供的任何以及所有實例或例示性術語的使用僅僅意欲較佳地闡明例示性實施例，而非限制本發明的範疇。另外，除非另有定義，否則不可過度地解譯常用辭典中所定義的所有術語。
將參考透視圖、橫截面圖及/或平面圖來描述例示性實施例。因此，例示性視圖的剖面可根據製造技術及/或容許度予以修改。亦即，所描述的例示性實施例並不意欲限制本發明的範疇，而是涵蓋可歸因於製造程序的改變而造成的所有改變以及修改。因此，圖式中所展示的區是以示意性形式予以說明，且此等區的形狀是僅僅作為說明而非作為限制予以呈現。
在以下描述中，靜態隨機存取記憶體（SRAM）將被描述為記憶裝置的實例。然而，應理解，根據一或多個其他例示性實施例的記憶裝置並不限於欲在下文中予以描述的靜態隨機存取記憶體。
一或多個例示性實施例的態樣是關於一種位元線電壓控制電路，其改良包含差分位元線（differential bit line）的靜態隨機存取記憶體單元的讀取速度，使單元之間的干擾穩定，且縮減位元線功率消耗。通常，在讀取操作之前由位元線電壓控制電路將靜態隨機存取記憶體的兩個位元線預充電至供應電壓VDD 。在讀取操作期間，使靜態隨機存取記憶體的兩個位元線浮動。若選定靜態隨機存取記憶體單元連接至兩個位元線，則兩個位元線之間的電壓差取決於儲存於此靜態隨機存取記憶體單元中的資料而變得較大。
為了高整合，靜態隨機存取記憶體單元包含小電晶體。因此，用於在讀取操作期間獲得兩個位元線之間的電壓差的單元電流的量小。相反地，位元線的電容大，此是因為位元線是由許多靜態隨機存取記憶體單元共用。因此，需花費相對長的時間來使兩個位元線之間的電壓差增大至高於感測電路的偏移電壓（offset voltage），藉此減慢讀取操作。
根據一例示性實施例的態樣，除了在讀取操作期間操作靜態隨機存取記憶體單元以外，亦藉由使用包含交叉耦合電晶體（cross-coupled transistor）（例如，金屬氧化物半導體場效電晶體（metal-oxide semiconductor field-effect transistor；MOSFET））的位元線電壓控制電路來獲得兩個位元線之間的電壓差，藉此改良讀取操作速度。
根據一例示性實施例的態樣，位元線電壓控制電路可二極體連接至兩個位元線以在預充電週期期間分別將此等位元線預充電至比供應電壓VDD 低電晶體的臨限電壓（例如，預定臨限電壓）的電壓，且可交叉耦合至兩個位元線以在感測週期期間執行讀取操作。以此方式，若一個位元線處的電壓依據靜態隨機存取記憶體單元而變得較低，則另一位元線處的電壓依據交叉耦合電晶體而變得較高，且因此，兩個位元線之間的電壓差可較快速地增大至高於感測電路的偏移電壓。
另外，根據一例示性實施例的態樣，每一位元線被預充電至比供應電壓VDD 低各別電晶體的臨限電壓Vth的電壓，且靜態隨機存取記憶體單元連接至此等位元線的時間是由於讀取操作改良而縮短，使得位元線電壓的擺動寬度縮減。因此，可縮減由位元線消耗的功率。
另外，根據一例示性實施例的態樣，每一位元線在預充電週期期間被預充電至比供應電壓VDD 低各別電晶體的臨限電壓Vth的電壓，且因此在字線接通時干擾引入至選定字線中的雜訊。因此，可縮減由半選定靜態隨機存取記憶體造成的干擾，且可改良記憶體的操作穩定性。
在下文中，將參考圖1至圖19來描述根據一或多個例示性實施例的半導體記憶裝置。
圖1是根據一或多個例示性實施例的半導體記憶裝置1的方塊圖。圖2是根據一或多個例示性實施例的半導體記憶裝置1的實例電路圖。圖3以及圖4是展示圖1所展示的第一記憶單元的實例組態的圖解。圖5是展示圖1的感測電路40的實例組態的圖解。
參看圖1，半導體記憶裝置1可包含字線驅動器（word line driver）10、記憶單元群組（group of memory cells）20、位元線電壓控制電路30，以及感測電路40。
字線驅動器10可連接至記憶單元群組20中的記憶單元20-1至記憶單元20-n中的每一者。記憶單元群組20可包含多個記憶單元20-1至記憶單元20-n。在一或多個例示性實施例中，記憶單元20-1至記憶單元20-n中的每一者可為靜態隨機存取記憶體（SRAM）。然而，記憶單元的類型並不限於靜態隨機存取記憶體，而在一或多個其他例示性實施例中可為其他類型的記憶單元。
位元線電壓控制電路30可經由第一位元線BL以及第二位元線BLB而連接至記憶單元20-1至記憶單元20-n中的每一者，可將第一位元線BL預充電至低於供應電壓VDD 的第一預充電電壓V1，且可將第二位元線BLB預充電至低於供應電壓VDD 的第二預充電電壓V2。第一預充電電壓V1不同於第二預充電電壓V2。下文將更詳細地描述位元線電壓控制電路30的操作。
感測電路40可經由第一位元線BL以及第二位元線BLB而連接至記憶單元20-1至記憶單元20-n中的每一者，以感測儲存於記憶單元20-1至記憶單元20-n中的每一者中的資料。感測電路40可被實施為但不限於如圖1所展示的感測放大器（sense amplifier）。下文將更詳細地描述感測電路40的操作。
在下文中，將詳細地描述半導體記憶裝置1的組態以及操作。
字線驅動器10可分別將字線信號WL1至字線信號WLn施加至記憶單元20-1至記憶單元20-n。具體言之，當半導體記憶裝置1執行讀取操作時，字線驅動器10分別將字線信號WL1至字線信號WLn施加至記憶單元20-1至記憶單元20-n，以選擇記憶單元20-1至記憶單元20-n。
記憶單元群組20可包含多個記憶單元20-1至記憶單元20-n。多個記憶單元20-1至記憶單元20-n可安置於若干區塊中。亦即，此等區塊中的每一者可包含多個記憶單元20-1至記憶單元20-n中的一些。
可以多種方式（包含先前技術中所熟知的方式）中的任一者將資料儲存於記憶單元20-1至記憶單元20-n中的每一者中以用於將資料寫入至記憶體中。
如圖2所展示，根據一或多個例示性實施例的記憶單元20-1至記憶單元20-n中的每一者可包含一對反相器（inverter），以及第一傳遞電晶體（pass transistor）與第二傳遞電晶體。第一傳遞電晶體MN1以及第二傳遞電晶體MN2中的每一者的閘極節點可連接至第一字線信號WL1。
圖3以及圖4是展示多個記憶單元20-1至記憶單元20-n當中的第一記憶單元20-1的實例組態的圖解。
參看圖3以及圖4，此對反相器可用以儲存資料。在本文中，出於說明方便起見，儲存於記憶單元20-1至記憶單元20-n中的每一者中的資料是如以下表1中所展示而被定義： [表1]
Figure 105124745-A0304-0001
如可自表1所見，定義到，當第一節點SN1的電壓位準是第一位準（例如，低位準）且第二節點SN2的電壓位準是第二位準（例如，高位準）時，為0的資料儲存於記憶單元20-1至記憶單元20-n中的每一者中。此外，定義到，當第一節點SN1的電壓位準是第二位準（例如，高位準）且第二節點SN2的電壓位準是第一位準（例如，低位準）時，為1的資料儲存於記憶單元20-1至記憶單元20-n中的每一者中。
在圖3以及圖4中，第一傳遞電晶體以及第二傳遞電晶體中的每一者被組態為在施加處於第二位準（例如，高位準）的第一字線信號WL1時接通的NMOS電晶體（例如，n型金屬氧化物半導體場效電晶體）。然而，第一傳遞電晶體以及第二傳遞電晶體的類型並不限於NMOS電晶體。在一或多個例示性實施例中，第一傳遞電晶體以及第二傳遞電晶體中的每一者可被組態為在施加處於第一位準（例如，低位準）的第一字線信號WL1時接通的PMOS電晶體（例如，p型金屬氧化物半導體場效電晶體）。
當對記憶單元20-1至記憶單元20-n中的每一者執行讀取操作時，將讀取操作傳送至輸出級（output stage）而不管儲存於記憶單元20-1至記憶單元20-n中的每一者中的資料是0抑或1。如下執行對第一記憶單元20-1的讀取操作：在將第一位元線BL以及第二位元線BLB預充電至某些電壓之後，第一字線信號WL1變為「1」，使得第一記憶單元20-1的第一節點SN1以及第二節點SN2分別連接至第一位元線BL以及第二位元線BLB。接著，取決於儲存於第一記憶單元20-1中的資料而改變第一位元線BL以及第二位元線BLB處的電壓，且感測電路40感測第一位元線BL以及第二位元線BLB處的電壓且將所感測的電壓傳送至輸出級。
當對記憶單元20-1至記憶單元20-n中的每一者起始讀取操作時，多個記憶單元20-1至記憶單元20-n中的選定記憶單元的字線信號變為1。舉例而言，讓吾人考慮第一字線信號WL1變為「1」，使得對第一記憶單元20-1執行讀取操作。當儲存於第一記憶單元20-1中的資料是「0」（亦即，第一節點SN1的電壓位準是第一位準（例如，低位準）且第二節點SN2的電壓位準是第二位準（例如，高位準））時，單元電流自第一位元線BL流動至第一記憶單元20-1中，且因此，第一位元線BL處的電壓減小且第二位元線BLB處的電壓增大。因此，獲得第一位元線BL與第二位元線BLB之間的電壓差且將此電壓差傳送至感測電路40，使得感測電路40執行感測操作。基於第一位元線BL與第二位元線BLB之間的電壓差來執行由感測電路40進行的感測操作。感測一個位元線已減小所處的電壓，且感測電路40基於感測結果而將為0或1的數位輸出傳送至末端輸出級。
圖5是展示圖1的感測電路40的實例組態的圖解。圖6至圖9是用於詳細地說明由感測電路進行的感測操作的圖解。
參看圖5，感測電路40可經由第一位元線BL以及第二位元線BLB而連接至記憶單元20-1至記憶單元20-n中的每一者。感測電路40可藉由感測第一位元線BL以及第二位元線BLB處的電壓的改變而感測儲存於記憶單元20-1至記憶單元20-n中的每一者中的資料。感測電路40可包含第十一PMOS電晶體MP11、第十二PMOS電晶體MP12、第十三PMOS電晶體MP13和第十四PMOS電晶體MP14，以及第十一NMOS電晶體MN11、第十二NMOS電晶體MN12和第十三NMOS電晶體MN13。另外，形成感測電路40的輸出級Out1以及輸出級Out2的反相器可連接至第十三PMOS電晶體MP13以及第十四PMOS電晶體MP14的汲極節點。
在感測電路40中，第十一PMOS電晶體MP11與第十一NMOS電晶體MN11的共同閘極節點可連接至第十二PMOS電晶體MP12的汲極節點以及第十二NMOS電晶體MN12的汲極節點。另外，第十二PMOS電晶體MP12與第十二NMOS電晶體MN12的共同閘極節點可連接至第十一PMOS電晶體MP11的汲極節點以及第十一NMOS電晶體MN11的汲極節點。此外，第十二PMOS電晶體MP12與第十四PMOS電晶體MP14的共同閘極節點可連接至用於啟用感測電路40的啟用信號線（enable signal line）。第十一NMOS電晶體MN11與第十二NMOS電晶體MN12的共同源極可經由用作選擇電晶體的第十三NMOS電晶體MN13而被參考至接地電位。當啟動感測放大器啟用信號（sense amplifier enable signal）時，第十一NMOS電晶體MN11與第十二NMOS電晶體MN12的共同源極可被參考至接地電位。因此，由感測電路40進行的感測操作是可行的。
現在將參考圖6至圖9，其中假定（出於描述方便起見）施加至第一位元線BL的電壓是0.85 V且施加至第二位元線BLB的電壓是1 V。因而，施加至第十一NMOS電晶體MN11的閘極節點的電壓變為1 V，且施加至第十二NMOS電晶體MN12的閘極節點的電壓變為0.85 V。因此，在施加感測放大器啟用信號後，第十一NMOS電晶體MN11的下拉電流（pull-down current）的量就變得大於第十二NMOS電晶體MN12的下拉電流的量，且第一位元線BL處的電壓與第二位元線BLB處的電壓之間的差回應於正回饋信號（positive feedback signal）而變得較大，藉此產生上拉電流（pull-up current）。因此，第一位元線BL處的電壓變為0 V且第二位元線BLB處的電壓變為1 V，使得電壓信號可呈數位信號的形式。以此方式，可執行由感測電路40進行的感測操作。
在此方面，存在如下問題：可在製造感測電路40的程序期間歸因於程序變化而發生電晶體之間的失配。現在將參考圖10至圖14來描述由感測電路40進行的操作，包含電晶體之間的失配。
圖10是展示已發生電晶體之間的失配的感測電路的實例組態的圖解。圖11至圖14是用於詳細地說明由圖10的感測電路進行的感測操作的圖解。
圖10展示用作下拉電晶體的第十一NMOS電晶體MN11與第十二NMOS電晶體MN12之間發生失配的實例。具體言之，在此實例中，第十一NMOS電晶體MN11的臨限電壓比第十二NMOS電晶體MN12的臨限電壓大0.2 V。若呈對稱結構的電晶體之間發生失配，則感測電路40未能正常地執行感測操作且可錯誤地操作。
現在將參考圖11至圖14，其中假定（出於描述方便起見）施加至第一位元線BL的電壓是0.85 V且施加至第二位元線BLB的電壓是1 V。因而，施加至第十一NMOS電晶體MN11的閘極節點的電壓變為1 V，且施加至第十二NMOS電晶體MN12的閘極節點的電壓變為0.85 V。然而，因為第十一NMOS電晶體MN11的臨限電壓比第十二NMOS電晶體MN12的臨限電壓大0.2 V，所以第十二NMOS電晶體MN12的下拉電流的量變得大於第十一NMOS電晶體MN11的下拉電流的量，且第二位元線BLB處的電壓回應於正回饋信號而變得低於第一位元線BL處的電壓。因此，第一位元線BL處的電壓變為1 V且第二位元線BLB處的電壓變為0 V，使得可在將電壓信號轉換至數位信號的過程中輸出不正確的數位信號。因此，在由感測電路40進行的感測操作中出現錯誤。
即使在電晶體之間發生此失配時，亦有可能藉由延遲感測操作直至第一位元線BL與第二位元線BLB之間的電壓差變得大於感測電路40的偏移電壓為止而防止錯誤地操作感測電路40。
隨著半導體記憶裝置的製造程序變得愈來愈複雜且程序變化變得較大，較可能發生感測電路40中呈對稱結構的電晶體之間的失配。因此，感測電路40的偏移電壓增大，直至第一位元線BL與第二位元線BLB之間的電壓差變得大於感測電路40的偏移電壓為止的等待時間亦增大。此情形會減慢整體讀取操作，且增大用於將第一位元線BL與第二位元線BLB之間的電壓差產生直至所要位準的功率消耗。
當執行讀取操作時，程序變化的增大亦不利地影響在記憶單元20-1至記憶單元20-n中流動的單元電流。通常，記憶單元20-1至記憶單元20-n經設計為運用小電晶體予以實施以供高整合。因此，單元電流的振幅變得相對小，此情形會在獲得第一位元線BL與第二位元線BLB之間的電壓差方面具有主要影響。若程序變化較大，則記憶單元20-1至記憶單元20-n中的電晶體的臨限電壓可變得較大，使得單元電流的振幅可變得甚至較小。相反地，第一位元線BL或第二位元線BLB是由多個記憶單元20-1至記憶單元20-n共用，且因此，第一位元線BL或第二位元線BLB的電容變得較大。因此，需花費較長的時間來獲得第一位元線BL與第二位元線BLB之間的電壓差，此是因為第一位元線BL以及第二位元線BLB具有相對較大的電容與相對小的單元電流。
藉由引入根據一例示性實施例的態樣的位元線電壓控制電路30，在將第一位元線BL以及第二位元線BLB預充電至低於供應電壓VDD 的電壓之後，除了藉由單元電流以外，亦藉由在起始讀取操作後就使用位元線電壓控制電路30中的交叉耦合PMOS電晶體來獲得第一位元線BL與第二位元線BLB之間的電壓差。因此，可改良讀取操作速度且可縮減功率消耗。
詳言之，藉由使用根據一例示性實施例的態樣的位元線電壓控制電路30，經由位元線電壓控制電路30中的交叉耦合PMOS電晶體的二極體連接而對第一位元線BL以及第二位元線BLB預充電，使得可在無任何額外電源的情況下運用低於供應電壓VDD 的電壓來對第一位元線BL以及第二位元線BLB預充電。可在考量交叉耦合PMOS電晶體之間的失配的情況下執行預充電，使得可緊接地在起始讀取操作之後操作位元線電壓控制電路30中的交叉耦合PMOS電晶體。
在下文中，將參考圖2、圖15以及圖16來描述根據一或多個例示性實施例的位元線電壓控制電路30。
圖15是表示開關組態的圖2的位元線電壓控制電路的等效電路圖。圖16是展示根據一或多個例示性實施例的半導體記憶裝置的操作的時序圖。
參看圖2，包含於半導體記憶裝置1中的位元線電壓控制電路30可包含第一PMOS電晶體MP1、第二PMOS電晶體MP2、第三PMOS電晶體MP3、第四PMOS電晶體MP4、第五PMOS電晶體MP5，以及第六PMOS電晶體MP6。
在位元線電壓控制電路30中，第一PMOS電晶體MP1的源極節點以及第二PMOS電晶體MP2的源極節點中的每一者可連接至電壓源以接收供應電壓VDD 。另外，第一PMOS電晶體MP1的閘極節點連接至第二位元線BLB，且第二PMOS電晶體MP2的閘極節點連接至第一位元線BL。因此，位元線電壓控制電路30包含交叉耦合連接（cross-coupled connection）。第一PMOS電晶體MP1的閘極節點以及汲極節點可分別連接至第三PMOS電晶體MP3的源極節點以及汲極節點。第二PMOS電晶體MP2的閘極節點以及汲極節點可分別連接至第四PMOS電晶體MP4的源極節點以及汲極節點。第三PMOS電晶體MP3的閘極節點以及第四PMOS電晶體MP4的閘極節點可連接至預充電啟用信號線（precharge enable signal line）。
在位元線電壓控制電路30中，第五PMOS電晶體MP5的閘極節點以及第六PMOS電晶體MP6的閘極節點中的每一者可連接至讀取啟用信號線（read enable signal line）。第五PMOS電晶體MP5的源極節點可連接至第一PMOS電晶體MP1的汲極節點以及第三PMOS電晶體MP3的汲極節點。第六PMOS電晶體MP6的源極節點可連接至第二PMOS電晶體MP2的汲極節點以及第四PMOS電晶體MP4的汲極節點。
參看圖15，展示表示開關組態的根據一或多個例示性實施例的位元線電壓控制電路30的等效電路圖。位元線電壓控制電路30可包含連接於第一PMOS電晶體MP1的閘極節點與汲極節點之間的第一開關S1，以及連接於MP2的閘極節點與汲極節點之間的第二開關S2。另外，位元線電壓控制電路30可包含連接於第一PMOS電晶體MP1的汲極節點與第一位元線BL之間的第三開關S3，以及連接於第二PMOS電晶體MP2的汲極節點與第二位元線BLB之間的第四開關S4。此外，位元線電壓控制電路30可包含連接於第一位元線BL與第二位元線BLB之間的第五開關S5。下文將詳細地描述第一開關S1至第五開關S5的操作。
參看圖16，在施加預充電啟用信號P_CH_EN後，半導體記憶裝置1的位元線電壓控制電路30就在預充電週期P期間將第一位元線BL預充電至第一預充電電壓V1以及將第二位元線BLB預充電至第二預充電電壓V2。第一預充電電壓V1比供應電壓VDD 低第二PMOS電晶體MP2的第二臨限電壓Vth2，且第二預充電電壓V2比供應電壓VDD 低第一PMOS電晶體MP1的第一臨限電壓Vth1。如可自圖16所見，第一預充電電壓V1在預充電週期P期間低於第二預充電電壓V2。
接著，在半導體記憶裝置1中，在預充電週期P過期之後，施加讀取啟用信號READ_EN，隨後施加字線啟用信號WL_EN，使得選擇記憶單元。接著，在感測週期S期間施加感測放大器啟用信號SEN_EN後，就對選定記憶體執行由感測電路40進行的感測操作。在感測週期S中，第一位元線BL處的電壓減小且第二位元線BLB處的電壓增大。感測電路40接收第一位元線BL與第二位元線BLB之間的電壓差以執行感測操作。在執行感測操作時，第一位元線BL處的電壓以及第二位元線BLB處的電壓返回至初始值，且半導體記憶裝置1準備用於後續預充電操作。
圖17至圖19是用於說明根據一或多個例示性實施例的位元線電壓控制電路的等效電路的操作的圖解。
最初，參看圖17，在預充電週期P期間接通位元線電壓控制電路30的第一開關S1以及第二開關S2。因此，將第一位元線BL預充電至比供應電壓VDD 低第二PMOS電晶體MP2的第二臨限電壓Vth2的第一預充電電壓V1。此外，將第二位元線BLB預充電至比供應電壓VDD 低第一PMOS電晶體MP1的第一臨限電壓Vth1的第二預充電電壓V2。
隨後，參看圖18，在感測週期S期間，在感測放大器啟用信號SEN_EN增大之前，關斷第一開關S1以及第二開關S2且接通第三開關S3以及第四開關S4。因此，產生關於交叉耦合的第一PMOS電晶體MP1以及第二PMOS電晶體MP2的下拉電流的量的正回饋信號，使得放大第一位元線BL與第二位元線BLB之間的電壓差。
隨後，參看圖19，在感測週期S期間，在感測放大器啟用信號SEN_EN增大之後，關斷第一開關S1至第四開關S4中的全部且接通第五開關S5，使得執行相等程序以使第一位元線BL處的電壓與第二位元線BLB處的電壓相等。相等程序用以使第一位元線BL處的電壓與第二位元線BLB處的電壓相等以用於後續預充電操作。
在根據一例示性實施例的半導體記憶裝置1中，在預充電週期P期間，第一PMOS電晶體MP1以及第二PMOS電晶體MP2具有彼此交叉的二極體連接，使得將第一位元線BL以及第二位元線BLB預充電至不同電壓。因此，即使第一PMOS電晶體MP1與第二PMOS電晶體MP2之間發生失配，但在感測週期S期間，下部位元線處的電壓歸因於在記憶單元中流動的單元電流而減小，而接通連接至另一位元線的電晶體，使得可立即啟用正回饋。以此方式，可改良半導體記憶裝置1的讀取操作速度。另外，有可能在無任何額外電壓源的情況下經由電晶體之間的二極體連接而將第一位元線BL以及第二位元線BLB預充電至低於供應電壓VDD 的電壓。
圖20是用於說明根據一或多個例示性實施例的半導體裝置3的圖解。
參看圖20，根據一或多個例示性實施例的半導體裝置3可包含：記憶區域（memory area），其中將靜態隨機存取記憶體（SRAM）形成為記憶裝置；以及邏輯區域（logic area）。
形成於記憶區域中的靜態隨機存取記憶體可包含並聯地連接於電力節點Vcc與接地節點Vss之間的一對反相器INV1與反相器INV2，以及分別連接至反相器INV1與反相器INV2的輸出節點的第一傳遞電晶體PS1與第二傳遞電晶體PS2。第一傳遞電晶體PS1以及第二傳遞電晶體PS2可分別連接至位元線BL以及互補位元線/BL。第一傳遞電晶體PS1以及第二傳遞電晶體PS2的閘極可連接至字線WL。
第一反相器INV1包含串聯地連接的第一上拉電晶體PU1以及第一下拉電晶體PD1，且第二反相器INV2包含串聯地連接的第二上拉電晶體PU2以及第二下拉電晶體PD2。第一上拉電晶體PU1以及第二上拉電晶體PU2可為PMOS電晶體，且第一下拉電晶體PD1以及第二下拉電晶體PD2可為NMOS電晶體。
另外，為了運用第一反相器INV1以及第二反相器INV2來形成單一鎖存電路（latch circuit），將第一反相器INV1的輸入節點連接至第二反相器INV2的輸出節點，且將第二反相器INV2的輸入節點連接至第一反相器INV1的輸出節點。
形成於邏輯區域中的邏輯裝置可包含PMOS電晶體PT以及NMOS電晶體NT。
圖21是包含根據一或多個例示性實施例的半導體記憶裝置的電子系統1100的方塊圖。
參看圖21，根據一或多個例示性實施例的電子系統1100可包含控制器1110、輸入/輸出（input/output；I/O）裝置1120、記憶裝置1130、介面1140，以及匯流排1150。
控制器1110、輸入/輸出裝置1120、記憶裝置1130及/或介面1140可經由匯流排1150而彼此連接。匯流排1150可充當傳送資料所經由的路徑。
控制器1110可包含微處理器、數位信號處理器、微控制器以及能夠執行相似功能的邏輯元件中的至少一者。
輸入/輸出裝置1120可包含小鍵盤、鍵盤、顯示裝置等等。舉例而言，記憶裝置1130可在其中儲存資料及/或指令。
介面1140可能夠將資料傳輸至通信網路/自通信網路接收資料。介面1140可為有線介面或無線介面。舉例而言，介面1140可包含天線、有線/無線收發器，或類似者。
電子系統1100為用於改良控制器1110的操作的操作記憶體（operational memory），且作為實例，可更包含高速動態隨機存取記憶體及/或靜態隨機存取記憶體。根據上文所描述的例示性實施例的半導體記憶裝置可由控制器1110使用。
另外，舉例而言，根據一或多個例示性實施例的半導體裝置可被提供於記憶裝置1130中，或可被提供為輸入/輸出裝置1120的部分。
電子系統1100可被實施為個人數位助理（personal digital assistant；PDA）、攜帶型電腦（portable computer）、網路平板電腦（web tablet）、無線電話（wireless phone）、行動電話（mobile phone）、數位音樂播放器（digital music player）、記憶卡（memory card）、能夠在無線環境中傳輸/接收資訊的電子產品（electronic product）、個人電腦（personal computer；PC）、工業用電腦（industrial computer），或能夠執行多種功能的邏輯系統（logic system）。
圖22以及圖23展示可使用根據一或多個例示性實施例的半導體記憶裝置的半導體系統的實例。
圖22展示平板個人電腦，且圖23展示膝上型電腦。根據一或多個例示性實施例的半導體記憶裝置可應用於平板個人電腦、膝上型電腦、智慧型電話等等。在本領域具有知識者將瞭解，根據一或多個例示性實施例的半導體裝置可由除了上文所提及的積體電路裝置以外的其他積體電路裝置使用。
雖然上文已特定地展示以及描述例示性實施例，但在本領域具有通常知識者將理解，可在不脫離如由以下申請專利範圍所定義的本發明概念的精神以及範疇的情況下在例示性實施例中作出各種形式以及細節改變。因此需要將例示性實施例在所有方面皆被視為說明性而非限制性的，參考所附申請專利範圍而非前述描述以指示本發明概念的範疇。
1‧‧‧半導體記憶裝置 3‧‧‧半導體裝置 10‧‧‧字線驅動器 20‧‧‧記憶單元群組 20-1、20-2、20-3、20-n‧‧‧記憶單元 30‧‧‧位元線電壓控制電路 40‧‧‧感測電路 1100‧‧‧電子系統 1110‧‧‧控制器 1120‧‧‧輸入/輸出（I/O）裝置 1130‧‧‧記憶裝置 1140‧‧‧介面 1150‧‧‧匯流排 BL‧‧‧第一位元線 BLB‧‧‧第二位元線 /BL‧‧‧互補位元線 WL1、WL2、WL3、WLn‧‧‧字線信號 SEN_EN‧‧‧感測放大器啟用信號 MP1‧‧‧第一PMOS電晶體 MP2‧‧‧第二PMOS電晶體 MP3‧‧‧第三PMOS電晶體 MP4‧‧‧第四PMOS電晶體 MP5‧‧‧第五PMOS電晶體 MP6‧‧‧第六PMOS電晶體 MP11‧‧‧第十一PMOS電晶體 MP12‧‧‧第十二PMOS電晶體 MP13‧‧‧第十三PMOS電晶體 MP14‧‧‧第十四PMOS電晶體 MN11‧‧‧第十一NMOS電晶體 MN12‧‧‧第十二NMOS電晶體 MN13‧‧‧第十三NMOS電晶體 WL‧‧‧字線 SN1‧‧‧第一節點 SN2‧‧‧第二節點 Out1、Out2‧‧‧輸出級 S1‧‧‧第一開關 S2‧‧‧第二開關 S3‧‧‧第三開關 S4‧‧‧第四開關 S5‧‧‧第五開關 P‧‧‧預充電週期 S‧‧‧感測週期 VDD‧‧‧供應電壓 WL_EN‧‧‧字線啟用信號 READ_EN‧‧‧讀取啟用信號 P_CH_EN‧‧‧預充電啟用信號 VCC‧‧‧電力節點 VSS‧‧‧接地節點 PS1‧‧‧第一傳遞電晶體 PS2‧‧‧第二傳遞電晶體 PU1‧‧‧第一上拉電晶體 PU2‧‧‧第二上拉電晶體 PD1‧‧‧第一下拉電晶體 PD2‧‧‧第二下拉電晶體 INV1‧‧‧第一反相器 INV2‧‧‧第二反相器 PT‧‧‧PMOS電晶體 NT‧‧‧NMOS電晶體
藉由參考所附圖式來詳細地描述例示性實施例，以上以及其他態樣以及特徵將變得更顯而易見，在所附圖式中： 圖1是根據一或多個例示性實施例的半導體記憶裝置的方塊圖。 圖2是根據一或多個例示性實施例的半導體記憶裝置的實例電路圖。 圖3以及圖4是展示圖1所展示的第一記憶單元的實例組態的圖解。 圖5是展示圖1的感測電路的實例組態的圖解。 圖6至圖9是根據一或多個例示性實施例的用於詳細地說明由感測電路進行的感測操作的圖解。 圖10是展示已發生電晶體之間的失配的感測電路的實例組態的圖解。 圖11至圖14是用於詳細地說明由圖10的感測電路進行的感測操作的圖解。 圖15是根據一例示性實施例的表示開關組態的圖2的位元線電壓控制電路的等效電路圖。 圖16是展示根據一或多個例示性實施例的半導體記憶裝置的操作的時序圖。 圖17至圖19是表示開關組態的用於說明根據一或多個例示性實施例的位元線電壓控制電路的等效電路的操作的圖解。 圖20是用於說明根據一或多個例示性實施例的半導體記憶裝置的圖解。 圖21是包含根據一或多個例示性實施例的半導體記憶裝置的電子系統的方塊圖。 圖22以及圖23是展示可使用根據一或多個例示性實施例的半導體記憶裝置的半導體系統的實例的視圖。
20‧‧‧記憶單元群組
20-1、20-2、20-n‧‧‧記憶單元
30‧‧‧位元線電壓控制電路
40‧‧‧感測電路
BL‧‧‧第一位元線
BLB‧‧‧第二位元線
MP1‧‧‧第一PMOS電晶體
MP2‧‧‧第二PMOS電晶體
MP3‧‧‧第三PMOS電晶體
MP4‧‧‧第四PMOS電晶體
MP5‧‧‧第五PMOS電晶體
MP6‧‧‧第六PMOS電晶體
WL1、WL2、WLn‧‧‧字線信號

Claims (19)

  1. 一種半導體記憶裝置，包括：記憶單元；感測電路，經由第一位元線以及不同於所述第一位元線的第二位元線而連接至所述記憶單元，所述感測電路經組態以感測儲存於所述記憶單元中的資料；以及位元線電壓控制電路，經由所述第一位元線以及所述第二位元線而連接至所述記憶單元，所述位元線電壓控制電路經組態以將所述第一位元線預充電至低於供應電壓的第一電壓、以及將所述第二位元線預充電至低於所述供應電壓且不同於所述第一電壓的第二電壓，其中：所述位元線電壓控制電路包括第一電晶體以及第二電晶體；且所述第一電壓比所述供應電壓低所述第二電晶體的第二臨限電壓，且所述第二電壓比所述供應電壓低所述第一電晶體的第一臨限電壓。
  2. 如申請專利範圍第1項所述的半導體記憶裝置，其中所述第一電晶體的第一閘極節點連接至所述第二位元線，且所述第二電晶體的第二閘極節點連接至所述第一位元線。
  3. 如申請專利範圍第2項所述的半導體記憶裝置，其中所述位元線電壓控制電路更包括連接於所述第一電晶體的所述第一閘極節點與第一汲極節點之間的第三電晶體，以及連接於所述 第二電晶體的所述第二閘極節點與第二汲極節點之間的第四電晶體。
  4. 如申請專利範圍第3項所述的半導體記憶裝置，其中所述第一電晶體至所述第四電晶體中的每一者為p型金屬氧化物半導體場效電晶體。
  5. 如申請專利範圍第1項所述的半導體記憶裝置，其中所述位元線電壓控制電路經組態以在預充電操作期間將所述第一位元線預充電至所述第一電壓、以及將所述第二位元線預充電至所述第二電壓，且在所述預充電操作之後的讀取操作期間放大所述第一電壓與所述第二電壓之間的差值。
  6. 如申請專利範圍第5項所述的半導體記憶裝置，其中所述位元線電壓控制電路經組態以在完成由所述感測電路進行的感測操作之後使所述第一位元線處的電壓與所述第二位元線處的電壓相等。
  7. 一種半導體記憶裝置，包括：記憶單元，連接於第一位元線與第二位元線之間；以及位元線電壓控制電路，連接於所述第一位元線與所述第二位元線之間，所述位元線電壓控制電路經組態以將第一預充電電壓施加至所述第一位元線、以及將第二預充電電壓施加至所述第二位元線，其中所述位元線電壓控制電路包括第一電晶體、第二電晶體、第一開關以及第二開關，其中所述第一電晶體的第一閘極節點連接至所述第二位元線， 其中所述第一電晶體的所述第一閘極節點以及第一汲極節點連接至所述第一開關，其中所述第二電晶體的第二閘極節點連接至所述第一位元線，且其中所述第二電晶體的所述第二閘極節點以及第二汲極節點連接至所述第二開關。
  8. 如申請專利範圍第7項所述的半導體記憶裝置，其中所述第一預充電電壓不同於所述第二預充電電壓。
  9. 如申請專利範圍第8項所述的半導體記憶裝置，其中所述第一預充電電壓比供應電壓低所述第二電晶體的第二臨限電壓，且所述第二預充電電壓比所述供應電壓低所述第一電晶體的第一臨限電壓。
  10. 如申請專利範圍第7項所述的半導體記憶裝置，其中當對所述第一位元線以及所述第二位元線執行預充電操作時接通所述第一開關以及所述第二開關。
  11. 如申請專利範圍第10項所述的半導體記憶裝置，其中當對所述記憶單元執行感測操作時關斷所述第一開關以及所述第二開關。
  12. 如申請專利範圍第10項所述的半導體記憶裝置，其中所述第一開關以及所述第二開關中的每一者包括p型金屬氧化物半導體場效電晶體。
  13. 如申請專利範圍第7項所述的半導體記憶裝置，其中所述位元線電壓控制電路更包括連接於所述第一電晶體的所述第一汲極節點與所述第一位元線之間的第三開關，以及連接於所述 第二電晶體的所述第二汲極節點與所述第二位元線之間的第四開關。
  14. 如申請專利範圍第13項所述的半導體記憶裝置，其中當對所述記憶單元執行感測操作時接通所述第三開關以及所述第四開關。
  15. 一種半導體記憶裝置，包括：記憶單元；感測電路，經組態以感測儲存於所述記憶單元中的資料；以及位元線電壓控制電路，經由第一位元線以及第二位元線而連接至所述記憶單元，其中所述位元線電壓控制電路經組態以在預充電週期期間將第一預充電電壓施加至所述第一位元線、以及將第二預充電電壓施加至所述第二位元線，所述第一預充電電壓不同於所述第二預充電電壓，且其中在感測週期期間，所述第一位元線處的第一電壓減小且所述第二位元線處的第二電壓增大。
  16. 如申請專利範圍第15項所述的半導體記憶裝置，其中：所述位元線電壓控制電路包括第一電晶體以及第二電晶體；且所述第一電晶體的第一閘極節點連接至所述第二位元線，且所述第二電晶體的第二閘極節點連接至所述第一位元線。
  17. 如申請專利範圍第16項所述的半導體記憶裝置，其中所述第一預充電電壓比供應電壓低所述第二電晶體的第二臨限 電壓，且所述第二預充電電壓比所述供應電壓低所述第一電晶體的第一臨限電壓。
  18. 如申請專利範圍第17項所述的半導體記憶裝置，其中所述位元線電壓控制電路更包括連接於所述第一電晶體的所述第一閘極節點與第一汲極節點之間的第一開關，以及連接於所述第二電晶體的所述第二閘極節點與第二汲極節點之間的第二開關。
  19. 如申請專利範圍第17項所述的半導體記憶裝置，其中所述位元線電壓控制電路更包括連接於所述第一電晶體的所述第一汲極節點與所述第一位元線之間的第三開關，以及連接於所述第二電晶體的所述第二汲極節點與所述第二位元線之間的第四開關。
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